JPH0583008B2 - - Google Patents
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- Publication number
- JPH0583008B2 JPH0583008B2 JP60267703A JP26770385A JPH0583008B2 JP H0583008 B2 JPH0583008 B2 JP H0583008B2 JP 60267703 A JP60267703 A JP 60267703A JP 26770385 A JP26770385 A JP 26770385A JP H0583008 B2 JPH0583008 B2 JP H0583008B2
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- JP
- Japan
- Prior art keywords
- circuit
- output
- flip
- shift register
- data
- Prior art date
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- Expired - Lifetime
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- 238000006243 chemical reaction Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はLSI論理回路におけるシリアル・パラ
レル変換回路に関する。
レル変換回路に関する。
第３図は、１列のデータ系列をビツトレイトが
前記データ系列に対して１／ｎでｎ列のデータ系
列（ｎ：２以上の整数）に変換するシリアル・パ
ラレル変換回路の従来例の回路図、第４図はその
タイムチヤートである。
前記データ系列に対して１／ｎでｎ列のデータ系
列（ｎ：２以上の整数）に変換するシリアル・パ
ラレル変換回路の従来例の回路図、第４図はその
タイムチヤートである。
このシリアルパラレル変換回路は、ｎ段シフト
レジスタ２３と、遅延回路２２と、ｎ分周回路２
５と、フリツプフロツプ２４−１，２４−２，
…，２４−ｎより構成されている。なお、説明の
都合上、本回路に入力される入力データ３１は入
力クロツク３２に対して立下り一致の位相である
ものと仮定する。
レジスタ２３と、遅延回路２２と、ｎ分周回路２
５と、フリツプフロツプ２４−１，２４−２，
…，２４−ｎより構成されている。なお、説明の
都合上、本回路に入力される入力データ３１は入
力クロツク３２に対して立下り一致の位相である
ものと仮定する。
入力データ３１（D0，D1，…，Do-1，Do，
Do+1，…，D2o-1，D2o，D2o+1，D2o+2，…）はｎ
段シフトレジスタ２３において遅延回路２２より
出力された入力クロツク３２の遅延クロツク３３
の位相でリタイミングされ、１ビツトからｎビツ
トシフトされ、ｎ本のシフトデータ３４−１，３
４−２，…，３４−ｎが対応するフリツプフロツ
プ２４−１，２４−２，…，２４−ｎに送られ
る。フリツプフロツプ２４−１，２４−２，…，
２４−ｎは、ｎ分周回路２５より出力されたｎ分
周クロツク３５の位相で対応するシフトデータ３
４−１，３４−２，…，３４−ｎをリタイミング
する。
Do+1，…，D2o-1，D2o，D2o+1，D2o+2，…）はｎ
段シフトレジスタ２３において遅延回路２２より
出力された入力クロツク３２の遅延クロツク３３
の位相でリタイミングされ、１ビツトからｎビツ
トシフトされ、ｎ本のシフトデータ３４−１，３
４−２，…，３４−ｎが対応するフリツプフロツ
プ２４−１，２４−２，…，２４−ｎに送られ
る。フリツプフロツプ２４−１，２４−２，…，
２４−ｎは、ｎ分周回路２５より出力されたｎ分
周クロツク３５の位相で対応するシフトデータ３
４−１，３４−２，…，３４−ｎをリタイミング
する。
なお、本回路が正常に動作するためには遅延回
路２２は、ｎ分周回路２５の遅延時間とフリツプ
フロツプ２４−１，２４−２，…，２４−ｎのホ
ールドタイムを加えｎ段シフトレジスタ２３の遅
延時間を差し引いた時間以上の遅延時間を有して
いなければならない。
路２２は、ｎ分周回路２５の遅延時間とフリツプ
フロツプ２４−１，２４−２，…，２４−ｎのホ
ールドタイムを加えｎ段シフトレジスタ２３の遅
延時間を差し引いた時間以上の遅延時間を有して
いなければならない。
上述した従来のシリアル・パラレル変換回路
は、ｎ分周回路による位相遅延時間を吸収し、か
つフリツプフロツプのホールドタイムを確保する
等の目的で挿入されている遅延回路が、通常論理
ゲートを数段接続して構成されているが、論理ゲ
ートの遅延時間は、デバイスの出来具合、温度、
電源電圧などさまざまな要素によつて決定される
ため、適当な遅延時間をもつ遅延回路を確実に設
計することは困難であり、従つて、回路または装
置製造後に種々の条件に応じた調整をすることが
不可能であるLSI設計には用いることができない
という欠点がある。
は、ｎ分周回路による位相遅延時間を吸収し、か
つフリツプフロツプのホールドタイムを確保する
等の目的で挿入されている遅延回路が、通常論理
ゲートを数段接続して構成されているが、論理ゲ
ートの遅延時間は、デバイスの出来具合、温度、
電源電圧などさまざまな要素によつて決定される
ため、適当な遅延時間をもつ遅延回路を確実に設
計することは困難であり、従つて、回路または装
置製造後に種々の条件に応じた調整をすることが
不可能であるLSI設計には用いることができない
という欠点がある。
本発明のシリアル・パラレル変換回路は、入力
データを１ビツトからｎビツトシフトした計ｎ本
のデータ系列に変換し、出力するｎ段シフトレジ
スタと、入力クロツクをｎ分周し、ｎ分周クロツ
クを出力するｎ分周回路と、送られてきたデータ
を入力クロツクの位相でリタイミングするｎ個の
フリツプフロツプと、ｎ段シフトレジスタより送
られてきた対応するデータと相対応するフリツプ
フロツプより送られてきた出力データのうちいず
れか一方をｎ分周クロツクの制御により相対応す
るフリツプフロツプへ出力するｎ個の選択回路と
を有する。
データを１ビツトからｎビツトシフトした計ｎ本
のデータ系列に変換し、出力するｎ段シフトレジ
スタと、入力クロツクをｎ分周し、ｎ分周クロツ
クを出力するｎ分周回路と、送られてきたデータ
を入力クロツクの位相でリタイミングするｎ個の
フリツプフロツプと、ｎ段シフトレジスタより送
られてきた対応するデータと相対応するフリツプ
フロツプより送られてきた出力データのうちいず
れか一方をｎ分周クロツクの制御により相対応す
るフリツプフロツプへ出力するｎ個の選択回路と
を有する。
このように、ｎ分周クロツクをフリツプフロツ
プのクロツクとして用いず、かつｎ段シフトレジ
スタと各フリツプフロツプの間に、ｎ段シフトレ
ジスタの出力とフリツプフロツプの出力を、ｎ分
周クロツクを制御信号として選択する選択回路を
設けることにより、選択回路が不要になり、デバ
イスの出来具合、温度、電源電圧等に依存せず確
実に動作するシリアル・パラレル変換回路を設計
することができる。
プのクロツクとして用いず、かつｎ段シフトレジ
スタと各フリツプフロツプの間に、ｎ段シフトレ
ジスタの出力とフリツプフロツプの出力を、ｎ分
周クロツクを制御信号として選択する選択回路を
設けることにより、選択回路が不要になり、デバ
イスの出来具合、温度、電源電圧等に依存せず確
実に動作するシリアル・パラレル変換回路を設計
することができる。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は１列のデータ系列をビツトレイトが前
記データ系列に対して１／ｎで、ｎ列のデータ系
列（ｎ：２以上の整数）に変換するシリアル・パ
ラレル変換回路の一実施例を示すブロツク図、第
２図はそのタイムチヤートである。
記データ系列に対して１／ｎで、ｎ列のデータ系
列（ｎ：２以上の整数）に変換するシリアル・パ
ラレル変換回路の一実施例を示すブロツク図、第
２図はそのタイムチヤートである。
本実施例は、ｎ段シフトレジスタ１と、選択回
路２−１，２−２，…，２−ｎと、フリツプフロ
ツプ３−１，３−２，…，３−ｎと、ｎ分周回路
４とにより構成されている。なお、ここでは、説
明の都合上、本回路に入力される入力データ１０
は入力クロツク１１に対して立下り一致の位相で
あり、また、選択回路２−１，２−２，…，２−
ｎは制御信号がＨレベルの時、ｎ段シフトレジス
タ１より送られてきた対応するシフトデータ１２
−１，１２−２，…，１２−ｎを、Ｌレベルの
時、対応するフリツプフロツプ３−１，３−２，
…，３−ｎの出力データ１５−１，１５−２，
…，１５−ｎをセレクトデータ１４−１，１４−
２，…，１４−ｎとして出力するものと仮定す
る。
路２−１，２−２，…，２−ｎと、フリツプフロ
ツプ３−１，３−２，…，３−ｎと、ｎ分周回路
４とにより構成されている。なお、ここでは、説
明の都合上、本回路に入力される入力データ１０
は入力クロツク１１に対して立下り一致の位相で
あり、また、選択回路２−１，２−２，…，２−
ｎは制御信号がＨレベルの時、ｎ段シフトレジス
タ１より送られてきた対応するシフトデータ１２
−１，１２−２，…，１２−ｎを、Ｌレベルの
時、対応するフリツプフロツプ３−１，３−２，
…，３−ｎの出力データ１５−１，１５−２，
…，１５−ｎをセレクトデータ１４−１，１４−
２，…，１４−ｎとして出力するものと仮定す
る。
入力データ１０（D0，D1，…，Do-1，Do，
Do+1，…，Do-1，D2o，D2o+1，…）はｎ段シフト
レジスタ１により入力クロツク１１の位相でリタ
イミングされ、１ビツトからｎビツトシフトさ
れ、ｎ本のシフトデータ１２−１，１２−２，
…，１２−ｎが対応する選択回路２−１，２−
２，…，２−ｎに送られる。各選択回路１２−
１，１２−２，…，１２−ｎは、ｎ分周回路４よ
り出力されたｎ分周クロツク１３がＨレベルの
時、ｎ段シフトレジスタ１より各々送られてきた
シフトデータ１２−１，１２−２，…，１２−ｎ
を、またＬレベルの時、対応するフリツプフロツ
プ３−１，３−２，…，３−ｎの出力データ１５
−１，１５−２，…，１５−ｎを再び対応するフ
リツプフロツプ３−１，３−２，…，３−ｎに送
り返す。各フリツプフロツプ３−１，３−２，
…，３−ｎは、対応する選択回路２−１，２−
２，…，２−ｎより送られてきたセレクトデータ
１４−１，１４−２，…，１４−ｎをリタイミン
グし、出力データとして回路外へ出力する一方、
再び対応する選択回路２−１，２−２，…，２−
ｎへ送り返す。即ちフリツプフロツプ３−１，３
−２，…，３−ｎは、ｎ分周クロツク１３がＨレ
ベルの時は対応するシフトデータ１２−１，１２
−２，…，１２−ｎを出力し、Ｌレベルの時は前
の状態を保持し続ける。
Do+1，…，Do-1，D2o，D2o+1，…）はｎ段シフト
レジスタ１により入力クロツク１１の位相でリタ
イミングされ、１ビツトからｎビツトシフトさ
れ、ｎ本のシフトデータ１２−１，１２−２，
…，１２−ｎが対応する選択回路２−１，２−
２，…，２−ｎに送られる。各選択回路１２−
１，１２−２，…，１２−ｎは、ｎ分周回路４よ
り出力されたｎ分周クロツク１３がＨレベルの
時、ｎ段シフトレジスタ１より各々送られてきた
シフトデータ１２−１，１２−２，…，１２−ｎ
を、またＬレベルの時、対応するフリツプフロツ
プ３−１，３−２，…，３−ｎの出力データ１５
−１，１５−２，…，１５−ｎを再び対応するフ
リツプフロツプ３−１，３−２，…，３−ｎに送
り返す。各フリツプフロツプ３−１，３−２，
…，３−ｎは、対応する選択回路２−１，２−
２，…，２−ｎより送られてきたセレクトデータ
１４−１，１４−２，…，１４−ｎをリタイミン
グし、出力データとして回路外へ出力する一方、
再び対応する選択回路２−１，２−２，…，２−
ｎへ送り返す。即ちフリツプフロツプ３−１，３
−２，…，３−ｎは、ｎ分周クロツク１３がＨレ
ベルの時は対応するシフトデータ１２−１，１２
−２，…，１２−ｎを出力し、Ｌレベルの時は前
の状態を保持し続ける。
以上説明したように本発明は、ｎ分周クロツク
をフリツプフロツプのクロツクとして用いず、か
つｎ段シフトレジスタと各フリツプフロツプの間
に、ｎ段シフトレジスタの出力とフリツプフロツ
プの出力を、ｎ分周クロツクを制御信号として選
択する選択回路を設けることにより、遅延回路が
不要になり、デバイスの出来具合、温度、電源電
圧に依存せず確実に動作する回路を設計できると
いう効果がある。
をフリツプフロツプのクロツクとして用いず、か
つｎ段シフトレジスタと各フリツプフロツプの間
に、ｎ段シフトレジスタの出力とフリツプフロツ
プの出力を、ｎ分周クロツクを制御信号として選
択する選択回路を設けることにより、遅延回路が
不要になり、デバイスの出来具合、温度、電源電
圧に依存せず確実に動作する回路を設計できると
いう効果がある。
第１図は、本発明のシリアル・パラレル変換回
路の一実施例のブロツク図、第２図は第１図に示
す回路のタイムチヤート、第３図はシリアル・パ
ラレル変換回路の従来例のブロツク図、第４図は
第３図に示す回路のタイムチヤートである。 １……ｎ段シフトレジスタ、２−１，２−２，
…，２−ｎ……選択回路、３−１，３−２，…，
３−ｎ……フリツプフロツプ、４……ｎ分周回
路。
路の一実施例のブロツク図、第２図は第１図に示
す回路のタイムチヤート、第３図はシリアル・パ
ラレル変換回路の従来例のブロツク図、第４図は
第３図に示す回路のタイムチヤートである。 １……ｎ段シフトレジスタ、２−１，２−２，
…，２−ｎ……選択回路、３−１，３−２，…，
３−ｎ……フリツプフロツプ、４……ｎ分周回
路。
Claims (1)
- 【特許請求の範囲】 １ 入力データを１ビツトからｎビツトシフトし
た計ｎ本のデータ系列に変換し、出力するｎ段シ
フトレジスタと、 入力クロツクをｎ分周し、ｎ分周クロツクを出
力するｎ分周回路と、 前記シフトレジスタの出力が入力されるｎ個の
選択回路と、 前記選択回路の出力を入力され前記入力クロツ
クに応じてパラレルデータを出力するｎ個のフリ
ツプフロツプとを有し、 前記選択回路は前記シフトレジスタの出力に加
え前記フリツプフロツプの出力を入力され、前記
ｎ分周クロツクに応じて何れか一方を選択出力す
ることを特徴とするシリアル・パラレル変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60267703A JPS62126718A (ja) | 1985-11-27 | 1985-11-27 | シリアル・パラレル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60267703A JPS62126718A (ja) | 1985-11-27 | 1985-11-27 | シリアル・パラレル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62126718A JPS62126718A (ja) | 1987-06-09 |
| JPH0583008B2 true JPH0583008B2 (ja) | 1993-11-24 |
Family
ID=17448369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60267703A Granted JPS62126718A (ja) | 1985-11-27 | 1985-11-27 | シリアル・パラレル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62126718A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05233213A (ja) * | 1992-02-24 | 1993-09-10 | Fujitsu Ltd | 直列並列変換回路 |
| JPH06169260A (ja) * | 1992-11-30 | 1994-06-14 | Nec Corp | 直並列変換回路 |
-
1985
- 1985-11-27 JP JP60267703A patent/JPS62126718A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62126718A (ja) | 1987-06-09 |
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