JPH0583093A - 信号受信回路 - Google Patents
信号受信回路Info
- Publication number
- JPH0583093A JPH0583093A JP3245355A JP24535591A JPH0583093A JP H0583093 A JPH0583093 A JP H0583093A JP 3245355 A JP3245355 A JP 3245355A JP 24535591 A JP24535591 A JP 24535591A JP H0583093 A JPH0583093 A JP H0583093A
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- JP
- Japan
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- signal
- circuit
- ringing
- chattering
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Abstract
(57)【要約】
【目的】入力されるディジタル信号に、継続時間の長い
チャタリングやリンギングが含まれる場合においても、
その影響を完全に除去できる信号受信回路を提供する。 【構成】入力端子５３からの入力信号Ａの最初の立ち上
がりによってＥＸＯＲ１の中間信号Ｃが立ち上がり、Ｏ
Ｓ２の一定時定数のパルス信号Ｄが発生する。パルス信
号Ｄの立ち下がりによって、ＴＦＦ３から遅延信号Ｂが
得られ、ＥＸＯＲ１の他の端子にもどされて、中間信号
Ｃが立ち下がる。入力信号Ａの立ち下がりの場合も、同
様の動作がおこなわれる。一方、遅延信号Ｂは、パルス
信号ｄの立ち上がりによってＤＦＦ４によってラッチさ
れ、入力信号Ａと同相の出力信号Ｅとして出力端子５４
に導かれる。
チャタリングやリンギングが含まれる場合においても、
その影響を完全に除去できる信号受信回路を提供する。 【構成】入力端子５３からの入力信号Ａの最初の立ち上
がりによってＥＸＯＲ１の中間信号Ｃが立ち上がり、Ｏ
Ｓ２の一定時定数のパルス信号Ｄが発生する。パルス信
号Ｄの立ち下がりによって、ＴＦＦ３から遅延信号Ｂが
得られ、ＥＸＯＲ１の他の端子にもどされて、中間信号
Ｃが立ち下がる。入力信号Ａの立ち下がりの場合も、同
様の動作がおこなわれる。一方、遅延信号Ｂは、パルス
信号ｄの立ち上がりによってＤＦＦ４によってラッチさ
れ、入力信号Ａと同相の出力信号Ｅとして出力端子５４
に導かれる。
Description
【０００１】
【産業上の利用分野】本発明は信号受信回路に関し、特
に、継続時間の長いチャタリングやリンギングを含むデ
ィジタル信号を安定に受信することができる信号受信回
路に関する。
に、継続時間の長いチャタリングやリンギングを含むデ
ィジタル信号を安定に受信することができる信号受信回
路に関する。
【０００２】
【従来の技術】従来のチャタリングやリンギングを含む
ディジタル信号を受信する信号受信回路は、図３に示す
ように、論理素子ＩＣ５２の入力部に信号受信回路本体
５１を設けている。この信号受信回路本体５１は、コン
デンサＣと抵抗Ｒとによって構成されるローパスフィル
タ回路を用いてチャタリングやリンギングを除去し、こ
れを後段に接続される論理素子ＩＣ５２に入力するよう
にして構成されている。
ディジタル信号を受信する信号受信回路は、図３に示す
ように、論理素子ＩＣ５２の入力部に信号受信回路本体
５１を設けている。この信号受信回路本体５１は、コン
デンサＣと抵抗Ｒとによって構成されるローパスフィル
タ回路を用いてチャタリングやリンギングを除去し、こ
れを後段に接続される論理素子ＩＣ５２に入力するよう
にして構成されている。
【０００３】
【発明が解決しようとする課題】上述した従来の信号受
信回路は、継続時間の長いチャタリングやリンギングを
含むディジタル信号を受信する場合においては、その影
響を完全には除去できず、従って後段に接続される論理
素子ＩＣにしばしば誤動作を与えるという欠点がある。
信回路は、継続時間の長いチャタリングやリンギングを
含むディジタル信号を受信する場合においては、その影
響を完全には除去できず、従って後段に接続される論理
素子ＩＣにしばしば誤動作を与えるという欠点がある。
【０００４】本発明の目的は継続時間の長いチャタリン
グやリンギングを含むディジタル信号を受信する場合に
おいても、その影響を完全に除去できるディジタル回路
による信号受信回路を提供することにある。
グやリンギングを含むディジタル信号を受信する場合に
おいても、その影響を完全に除去できるディジタル回路
による信号受信回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明の信号受信回路
は、一方の端子を受信入力用端子とする排他的論理和回
路と単安定マルチバイブレータ回路とＴ型フリップフロ
ップ回路とが直列に接続され、前記排他的論理和回路の
他方の入力端子に前記Ｔ型フリップフロップ回路の出力
信号が帰還され、前記単安定マルチバイブレータ回路の
出力信号を介して前記Ｔ型フリップフロップ回路の出力
信号をラッチするＤ型フリップフロップ回路が接続され
ている。
は、一方の端子を受信入力用端子とする排他的論理和回
路と単安定マルチバイブレータ回路とＴ型フリップフロ
ップ回路とが直列に接続され、前記排他的論理和回路の
他方の入力端子に前記Ｔ型フリップフロップ回路の出力
信号が帰還され、前記単安定マルチバイブレータ回路の
出力信号を介して前記Ｔ型フリップフロップ回路の出力
信号をラッチするＤ型フリップフロップ回路が接続され
ている。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例を示す回路図、図２は本実
施例を説明する信号のタイミング図である。
る。図１は本発明の一実施例を示す回路図、図２は本実
施例を説明する信号のタイミング図である。
【０００７】図１の実施例はディジタル信号の入力端子
５３、排他的論理和回路（以下ＥＸＯＲという）１、単
安定マルチバイブレータ回路（以下ＯＳという）２、Ｔ
型フリップフロップ回路（以下ＴＦＦという）３、Ｄ型
フリップフロップ回路（以下ＤＦＦという）４、ディジ
タル信号の出力端子５４から構成される。
５３、排他的論理和回路（以下ＥＸＯＲという）１、単
安定マルチバイブレータ回路（以下ＯＳという）２、Ｔ
型フリップフロップ回路（以下ＴＦＦという）３、Ｄ型
フリップフロップ回路（以下ＤＦＦという）４、ディジ
タル信号の出力端子５４から構成される。
【０００８】次に本実施例の動作を図２により説明す
る。
る。
【０００９】入力端子５３から入力されるチャタリング
またはリンギングを含んだ入力信号Ａの立ち上がり時の
チャタリング又はリンギングは図２の経路１０で示すＥ
ＸＯＲ１の中間信号ｃもチャタリングまたはリンギング
を含んで立ち上がる。次にＯＳ２にセットされた一定時
定数のパルス信号Ｄが図２の経路１１で示すように立ち
上がる。このパルス信号Ｄのパルス幅ＴはＯＳ２にあら
かじめセットされた時定数により得られる。このとき、
パルス信号Ｄにおいてチャタリングまたはリンギングの
影響が現れないように、ＯＳ２にあらかじめセットされ
る時定数のパルス幅Ｔは、チャタリングやリンギングの
継続時間ｔよりも長くしておく必要がある。パルス信号
Ｄは図２の経路１２でＴＦＦ３に入力され、１／２に分
周された遅延信号Ｂとなり、ＥＸＯＲ１の他の端子にも
どされて、図２の経路１３で、中間信号Ｃが立ち下が
る。
またはリンギングを含んだ入力信号Ａの立ち上がり時の
チャタリング又はリンギングは図２の経路１０で示すＥ
ＸＯＲ１の中間信号ｃもチャタリングまたはリンギング
を含んで立ち上がる。次にＯＳ２にセットされた一定時
定数のパルス信号Ｄが図２の経路１１で示すように立ち
上がる。このパルス信号Ｄのパルス幅ＴはＯＳ２にあら
かじめセットされた時定数により得られる。このとき、
パルス信号Ｄにおいてチャタリングまたはリンギングの
影響が現れないように、ＯＳ２にあらかじめセットされ
る時定数のパルス幅Ｔは、チャタリングやリンギングの
継続時間ｔよりも長くしておく必要がある。パルス信号
Ｄは図２の経路１２でＴＦＦ３に入力され、１／２に分
周された遅延信号Ｂとなり、ＥＸＯＲ１の他の端子にも
どされて、図２の経路１３で、中間信号Ｃが立ち下が
る。
【００１０】一方、遅延信号Ｂは、図２の経路１４でＤ
ＦＦ４によってラッチされ、極性が反転されて、入力信
号Ａと同相の出力信号Ｅとなり、出力端子５４に導かれ
る。入力信号Ａの立ち下がりの場合も、同様の手順で図
２の経路１５，１６，１７，１８，１９の手順で動作が
おこなわれる。従って、出力信号Ｅの立ち上がりおよび
立ち下がりのタイミングは、対応する入力信号Ａの立ち
上がりおよび立ち下がりのタイミングと一致しており、
かつ入力信号Ａに含まれるチャタリングやリンギングの
影響が除去されていることがわかる。
ＦＦ４によってラッチされ、極性が反転されて、入力信
号Ａと同相の出力信号Ｅとなり、出力端子５４に導かれ
る。入力信号Ａの立ち下がりの場合も、同様の手順で図
２の経路１５，１６，１７，１８，１９の手順で動作が
おこなわれる。従って、出力信号Ｅの立ち上がりおよび
立ち下がりのタイミングは、対応する入力信号Ａの立ち
上がりおよび立ち下がりのタイミングと一致しており、
かつ入力信号Ａに含まれるチャタリングやリンギングの
影響が除去されていることがわかる。
【００１１】
【発明の効果】以上説明したように本発明は、排他的論
理和回路と単安定マルチバイブレータ回路とＴ型フリッ
プフロップ回路とが直列に接続され、排他的論理和回路
の１方の入力端子にディジタル信号が入力され、他方の
入力端子にＴ型フリップフロップ回路の出力信号が帰還
され、かつ、単安定マルチバイブレータ回路の出力信号
を介して、Ｔ型フリップフロップ回路の出力信号をラッ
チするＤ型フリップフロップ回路を接続することによ
り、ＯＳ２にあらかじめセットされた時定数のパルス幅
Ｔよりも短い継続時間ｔのチャタリングやリンギングの
影響が完全に除去される効果がある。
理和回路と単安定マルチバイブレータ回路とＴ型フリッ
プフロップ回路とが直列に接続され、排他的論理和回路
の１方の入力端子にディジタル信号が入力され、他方の
入力端子にＴ型フリップフロップ回路の出力信号が帰還
され、かつ、単安定マルチバイブレータ回路の出力信号
を介して、Ｔ型フリップフロップ回路の出力信号をラッ
チするＤ型フリップフロップ回路を接続することによ
り、ＯＳ２にあらかじめセットされた時定数のパルス幅
Ｔよりも短い継続時間ｔのチャタリングやリンギングの
影響が完全に除去される効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例の回路図である。
【図２】本実施例を説明する信号のタイミング図であ
る。
る。
【図３】従来の信号受信回路の回路図である。
１ 排他的論理和回路 ２ 単安定マルチバイブレータ ３ Ｔ型フリップフロップ ４ Ｄ型フリップフロップ ５３ 入力端子 ５４ 出力端子
Claims (2)
- 【請求項１】 一方の端子を受信入力用端子とする排他
的論理和回路と単安定マルチバイブレータ回路とＴ型フ
リップフロップ回路とが直列に接続され、前記排他的論
理和回路の他方の入力端子に前記Ｔ型フリップフロップ
回路の出力信号が帰還され、前記単安定マルチバイブレ
ータ回路の出力信号を介して前記Ｔ型フリップフロップ
回路の出力信号をラッチするＤ型フリップフロップ回路
が接続されていることを特徴とする信号受信回路。 - 【請求項２】 前記単安定マルチバイブレータにあらか
じめセットされた時定数のパルス幅が受信入力に混入さ
れるチャタリングやリンギングの時定数より長く設定さ
れていることを特徴とする請求項１記載の信号受信回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3245355A JP2956309B2 (ja) | 1991-09-25 | 1991-09-25 | 信号受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3245355A JP2956309B2 (ja) | 1991-09-25 | 1991-09-25 | 信号受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0583093A true JPH0583093A (ja) | 1993-04-02 |
| JP2956309B2 JP2956309B2 (ja) | 1999-10-04 |
Family
ID=17132445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3245355A Expired - Fee Related JP2956309B2 (ja) | 1991-09-25 | 1991-09-25 | 信号受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2956309B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6873216B2 (en) | 2001-10-18 | 2005-03-29 | Nec Corporation | Chattering eliminating apparatus including oscillation circuit using charging and discharging operations |
| JP2007027960A (ja) * | 2005-07-13 | 2007-02-01 | Murata Mfg Co Ltd | 信号変化タイミング遅延回路、順序信号出力回路および停電監視回路 |
| JP2007088730A (ja) * | 2005-09-21 | 2007-04-05 | Mitsubishi Electric Corp | パルス整形回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02192313A (ja) * | 1989-01-20 | 1990-07-30 | Toshiba Corp | 波形整形回路 |
-
1991
- 1991-09-25 JP JP3245355A patent/JP2956309B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02192313A (ja) * | 1989-01-20 | 1990-07-30 | Toshiba Corp | 波形整形回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6873216B2 (en) | 2001-10-18 | 2005-03-29 | Nec Corporation | Chattering eliminating apparatus including oscillation circuit using charging and discharging operations |
| JP2007027960A (ja) * | 2005-07-13 | 2007-02-01 | Murata Mfg Co Ltd | 信号変化タイミング遅延回路、順序信号出力回路および停電監視回路 |
| JP2007088730A (ja) * | 2005-09-21 | 2007-04-05 | Mitsubishi Electric Corp | パルス整形回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2956309B2 (ja) | 1999-10-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990622 |
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