JPH0583164A - 伝送信号の受信回路 - Google Patents
伝送信号の受信回路Info
- Publication number
- JPH0583164A JPH0583164A JP24538091A JP24538091A JPH0583164A JP H0583164 A JPH0583164 A JP H0583164A JP 24538091 A JP24538091 A JP 24538091A JP 24538091 A JP24538091 A JP 24538091A JP H0583164 A JPH0583164 A JP H0583164A
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- JP
- Japan
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- signal
- circuits
- circuit
- equalizer
- amplitude
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- Pending
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- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】
【構成】伝送路で接続されるデジタルライン回路１及び
端末９において、プリフィルタ２，１０は受信の伝送信
号（等化特性を設定する）から雑音成分の除去し第１の
信号として出力する。自動利得制御回路３，１１は第１
の信号の振幅を一定にする利得の情報と、一定の振幅に
された第２の信号とを出力する。イコライザ回路４，１
２は設定信号ａに従って第２の信号の周波数特性を等化
し第３の信号として出力する。波形比較回路６，１４は
データ識別回路５，１３が識別するデータの誤りが最小
になる基準値と第３の信号との差分を計算し差分情報と
して出力する。イコライザ制御回路７，１５は利得の情
報と差分情報とに従って設定信号ａを出力する。 【効果】最適な振幅等化を行うことができるので、信号
の伝送品質が向上する。
端末９において、プリフィルタ２，１０は受信の伝送信
号（等化特性を設定する）から雑音成分の除去し第１の
信号として出力する。自動利得制御回路３，１１は第１
の信号の振幅を一定にする利得の情報と、一定の振幅に
された第２の信号とを出力する。イコライザ回路４，１
２は設定信号ａに従って第２の信号の周波数特性を等化
し第３の信号として出力する。波形比較回路６，１４は
データ識別回路５，１３が識別するデータの誤りが最小
になる基準値と第３の信号との差分を計算し差分情報と
して出力する。イコライザ制御回路７，１５は利得の情
報と差分情報とに従って設定信号ａを出力する。 【効果】最適な振幅等化を行うことができるので、信号
の伝送品質が向上する。
Description
【０００１】
【産業上の利用分野】本発明は伝送信号の受信回路に関
し、特にデジタルライン回路及び端末間で伝送する伝送
信号の受信回路に関する。
し、特にデジタルライン回路及び端末間で伝送する伝送
信号の受信回路に関する。
【０００２】
【従来の技術】従来の伝送信号の受信回路は、図２に示
すようにデジタルライン回路１ａの端末９ａは、受信の
伝送信号からノイズ成分を除去するプリフイルタ回路
２，１０と、プリフイルタ回路２，１０が出力する信号
の振幅を一定にする自動利得制御回路３，１１と、自動
利得制御回路３，１１が出力する信号の周波数特性の補
正を行うイコライザ回路４，１２と、イコライザ回路
４，１２が出力する信号のデータを識別するデータ識別
回路５，１３と、出力回路８，１６とを有しており、イ
コライザ回路４，１２は予め設定された数種類の等化特
性のうち、自動利得制御回路３，１１の利得に対応した
等化特性を選択していた。
すようにデジタルライン回路１ａの端末９ａは、受信の
伝送信号からノイズ成分を除去するプリフイルタ回路
２，１０と、プリフイルタ回路２，１０が出力する信号
の振幅を一定にする自動利得制御回路３，１１と、自動
利得制御回路３，１１が出力する信号の周波数特性の補
正を行うイコライザ回路４，１２と、イコライザ回路
４，１２が出力する信号のデータを識別するデータ識別
回路５，１３と、出力回路８，１６とを有しており、イ
コライザ回路４，１２は予め設定された数種類の等化特
性のうち、自動利得制御回路３，１１の利得に対応した
等化特性を選択していた。
【０００３】
【発明が解決しようとする課題】従来の伝送信号の受信
回路において、イコライザ回路の特性が予め設定された
数種類の等化特性の中から自動利得制御回路の利得に対
応して等化特性を選択しているため、予め用意されてい
る等化特性が伝送路の周波数特性を補正できない場合に
は伝送信号の品質が劣化するという問題点があった。
回路において、イコライザ回路の特性が予め設定された
数種類の等化特性の中から自動利得制御回路の利得に対
応して等化特性を選択しているため、予め用意されてい
る等化特性が伝送路の周波数特性を補正できない場合に
は伝送信号の品質が劣化するという問題点があった。
【０００４】
【課題を解決するための手段】本発明の伝送信号の受信
回路は、受信の伝送信号から雑音成分を除去し第１の信
号として出力するフィルタと、前記第１の信号の振幅を
一定にする利得の情報と一定の振幅にされた第２の信号
とが出力される自動利得制御回路と、設定信号に従って
前記第２の信号の周波数特性を等化し第３の信号として
出力するイコライザ回路と、前記第３の信号のデータを
識別するデータ識別回路と、前記識別するデータの誤り
が最小になる基準値と前記第３の信号との差分を計算し
差分情報として出力する波形比較回路と、前記利得の情
報と前記差分情報とに従って前記設定信号を出力するイ
コライザ制御回路とを有する。
回路は、受信の伝送信号から雑音成分を除去し第１の信
号として出力するフィルタと、前記第１の信号の振幅を
一定にする利得の情報と一定の振幅にされた第２の信号
とが出力される自動利得制御回路と、設定信号に従って
前記第２の信号の周波数特性を等化し第３の信号として
出力するイコライザ回路と、前記第３の信号のデータを
識別するデータ識別回路と、前記識別するデータの誤り
が最小になる基準値と前記第３の信号との差分を計算し
差分情報として出力する波形比較回路と、前記利得の情
報と前記差分情報とに従って前記設定信号を出力するイ
コライザ制御回路とを有する。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図、図３は本実
施例の等化特性を設定する伝送信号のフォーマット図で
ある。
る。図１は本発明の一実施例のブロック図、図３は本実
施例の等化特性を設定する伝送信号のフォーマット図で
ある。
【０００６】伝送路で接続されるデジタルライン回路１
及び端末９において、プリフィルタ２，１０は図３に示
す受信の伝送信号（等化特性を設定する）から雑音成分
を除去し第１の信号として出力する。自動利得制御回路
３，１１は第１の信号の振幅を一定にする利得の情報
と、一定の振幅にされた第２の信号とを出力する。イコ
ライザ回路４，１２は設定信号ａに従って第２の信号の
周波数特性を等化し第３の信号として出力する。波形比
較回路６，１４はデータ識別回路５，１３が識別するデ
ータの誤りが最小になる基準値と第３の信号との差分を
計算し差分情報として出力する。イコライザ制御回路
７，１５は利得の情報と差分情報とに従って設定信号ａ
を出力する。
及び端末９において、プリフィルタ２，１０は図３に示
す受信の伝送信号（等化特性を設定する）から雑音成分
を除去し第１の信号として出力する。自動利得制御回路
３，１１は第１の信号の振幅を一定にする利得の情報
と、一定の振幅にされた第２の信号とを出力する。イコ
ライザ回路４，１２は設定信号ａに従って第２の信号の
周波数特性を等化し第３の信号として出力する。波形比
較回路６，１４はデータ識別回路５，１３が識別するデ
ータの誤りが最小になる基準値と第３の信号との差分を
計算し差分情報として出力する。イコライザ制御回路
７，１５は利得の情報と差分情報とに従って設定信号ａ
を出力する。
【０００７】次に本実施例の動作について説明する。デ
ジタルライン回路１及び端末９は、電源投入あるいはリ
セットがなされるとデジタルライン回路１及び端末９の
各回路に対して初期設定をおこなう。次いで、デジタル
ライン回路１の出力回路８及び端末９の出力回路１６は
図３に示す同期用のフラグと予め定められた一定パター
ンの伝送信号を出力する。デシジタルライン回路１及
び、端末９は、受信した信号に対しそれぞれプリフイル
タ２，１０によりノイズ成分を除去し、自動利得制御回
路３，１１により振幅を一定に補正し、自動利得制御回
路３，１１により適当なイコライザ特定を選択したイコ
ライザ回路４，１２により等化されデータ識別回路５，
１３により受信信号の０．１が識別され同期用のフラグ
の検出により、デジタルライン回路１及び端末９の同期
が確立される。
ジタルライン回路１及び端末９は、電源投入あるいはリ
セットがなされるとデジタルライン回路１及び端末９の
各回路に対して初期設定をおこなう。次いで、デジタル
ライン回路１の出力回路８及び端末９の出力回路１６は
図３に示す同期用のフラグと予め定められた一定パター
ンの伝送信号を出力する。デシジタルライン回路１及
び、端末９は、受信した信号に対しそれぞれプリフイル
タ２，１０によりノイズ成分を除去し、自動利得制御回
路３，１１により振幅を一定に補正し、自動利得制御回
路３，１１により適当なイコライザ特定を選択したイコ
ライザ回路４，１２により等化されデータ識別回路５，
１３により受信信号の０．１が識別され同期用のフラグ
の検出により、デジタルライン回路１及び端末９の同期
が確立される。
【０００８】次いでイコライザ回路４，１２が出力する
受信信号の中で予め定められた一定パターンのデータと
データ識別回路５，１３でデータと識別するに際し最も
データエラーが少くなる予め設定された基準値との差分
を波形比較回路６，１４は計算し、計算値に従いイコラ
イザ制御回路７，１５はイコライザ回路４，１２のイコ
ライザ特性を制御し、データ識別をするに際し、最もデ
ータエラーが少くなるようにイコライザ特性を変更す
る。次いで、デジタルライン回路１，端末９は、通常の
データの送受信をおこなう。
受信信号の中で予め定められた一定パターンのデータと
データ識別回路５，１３でデータと識別するに際し最も
データエラーが少くなる予め設定された基準値との差分
を波形比較回路６，１４は計算し、計算値に従いイコラ
イザ制御回路７，１５はイコライザ回路４，１２のイコ
ライザ特性を制御し、データ識別をするに際し、最もデ
ータエラーが少くなるようにイコライザ特性を変更す
る。次いで、デジタルライン回路１，端末９は、通常の
データの送受信をおこなう。
【０００９】
【発明の効果】以上説明したように本発明は、受信回路
の振幅等化特性の設定を予め設定されたデータエラーが
最も少くなくなる基準値との比較により行うことによ
り、伝送路の種類、伝送路の接続方法等の伝送特性に依
らず、最適な振幅等化特性を設定できるので伝送品質の
向上が図れるという効果を有する。
の振幅等化特性の設定を予め設定されたデータエラーが
最も少くなくなる基準値との比較により行うことによ
り、伝送路の種類、伝送路の接続方法等の伝送特性に依
らず、最適な振幅等化特性を設定できるので伝送品質の
向上が図れるという効果を有する。
【図１】本発明の一実施例のブロック図である。
【図２】従来の伝送信号の受信回路の一例のブロック図
である。
である。
【図３】本実施例の等化特性を設定する伝送信号のフォ
ーマット図である。
ーマット図である。
１ デジタルライン回路 ２ プリフィルタ ３，１１ 自動利得制御回路 ４，１２ イコライザ回路 ５，１３ データ識別回路 ６，１４ 波形比較回路 ７，１５ イコイザ制御回路 ８，１６ 出力回路 ９ 端末
Claims (1)
- 【請求項１】 受信の伝送信号から雑音成分を除去し第
１の信号として出力するフィルタと、前記第１の信号の
振幅を一定にする利得の情報と一定の振幅にされた第２
の信号とが出力される自動利得制御回路と、設定信号に
従って前記第２の信号の周波数特性を等化し第３の信号
として出力するイコライザ回路と、前記第３の信号のデ
ータを識別するデータ識別回路と、前記識別するデータ
の誤りが最小になる基準値と前記第３の信号との差分を
計算し差分情報として出力する波形比較回路と、前記利
得の情報と前記差分情報とに従って前記設定信号を出力
するイコライザ制御回路とを有することを特徴とする伝
送信号の受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24538091A JPH0583164A (ja) | 1991-09-25 | 1991-09-25 | 伝送信号の受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24538091A JPH0583164A (ja) | 1991-09-25 | 1991-09-25 | 伝送信号の受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0583164A true JPH0583164A (ja) | 1993-04-02 |
Family
ID=17132801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24538091A Pending JPH0583164A (ja) | 1991-09-25 | 1991-09-25 | 伝送信号の受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0583164A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8860527B2 (en) | 2011-01-28 | 2014-10-14 | Hitachi, Ltd. | Equalizer circuit and printed circuit board |
-
1991
- 1991-09-25 JP JP24538091A patent/JPH0583164A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8860527B2 (en) | 2011-01-28 | 2014-10-14 | Hitachi, Ltd. | Equalizer circuit and printed circuit board |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990202 |