JPH0583241A - クロツク再生回路 - Google Patents
クロツク再生回路Info
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- JPH0583241A JPH0583241A JP3239875A JP23987591A JPH0583241A JP H0583241 A JPH0583241 A JP H0583241A JP 3239875 A JP3239875 A JP 3239875A JP 23987591 A JP23987591 A JP 23987591A JP H0583241 A JPH0583241 A JP H0583241A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0087—Preprocessing of received signal for synchronisation, e.g. by code conversion, pulse generation or edge detection
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】光加入者装置において受信バースト信号を基に
クロック信号を作成するクロック再生回路に関し、バー
スト信号からプリアンブル信号を良好に抽出する回路、
プリアンブル信号のみを用いて受信信号に位相同期した
良好なクロック信号を再生する低消費電力のアナログ形
位相同期発振器とによるクロックを再生する。 【構成】 受信バースト信号からプリアンブル信号の
みを抽出するプリアンブル抽出回路１と、抽出されたプ
リアンブル信号に位相同期しかつ受信バースト信号に対
応した公称周波数のクロック信号を発生する位相同期発
振器２とからなり、抽出されたプリアンブル信号のみを
位相同期発振器に入力して出力クロック信号の位相を受
信バースト信号に同期させ、データ信号受信期間とバー
スト信号間欠期間とにおいては位相同期発振器への入力
を停止して自走させる。プリアンブル抽出回路１はプリ
アンブル期間のパルス幅を持つモノマルチ11と、データ
信号時にモノマルチの動作を禁止させる信号をだすリト
リガブルモノマルチ12とを主体に構成される。
クロック信号を作成するクロック再生回路に関し、バー
スト信号からプリアンブル信号を良好に抽出する回路、
プリアンブル信号のみを用いて受信信号に位相同期した
良好なクロック信号を再生する低消費電力のアナログ形
位相同期発振器とによるクロックを再生する。 【構成】 受信バースト信号からプリアンブル信号の
みを抽出するプリアンブル抽出回路１と、抽出されたプ
リアンブル信号に位相同期しかつ受信バースト信号に対
応した公称周波数のクロック信号を発生する位相同期発
振器２とからなり、抽出されたプリアンブル信号のみを
位相同期発振器に入力して出力クロック信号の位相を受
信バースト信号に同期させ、データ信号受信期間とバー
スト信号間欠期間とにおいては位相同期発振器への入力
を停止して自走させる。プリアンブル抽出回路１はプリ
アンブル期間のパルス幅を持つモノマルチ11と、データ
信号時にモノマルチの動作を禁止させる信号をだすリト
リガブルモノマルチ12とを主体に構成される。
Description
【０００１】
【産業上の利用分野】本発明は、光加入者装置において
受信バースト信号を基にクロック信号を作成するクロッ
ク再生回路に関する。
受信バースト信号を基にクロック信号を作成するクロッ
ク再生回路に関する。
【０００２】
【従来の技術】光加入者装置は、一本の光伝送路で局
（ＯＣＵ）と加入者（ＤＳＢ）を結び、時分割で局→加
入者、加入者→局の間のデジタル信号の伝送を交互にバ
ースト的に行うピンポン伝送方式の伝送装置である。こ
のような伝送システムにおいては、ＯＣＵでは局内基準
クロックから生成した送信クロックに同期させてデータ
を送信し、ＤＳＵでは受信バーストから送信クロックを
再生して送信クロックに同期したクロック信号を作成
し、受信データの読取りとＯＣＵへの上りバーストの同
期に用いる。また、ＯＳＵでは、位相がまちまちな各Ｄ
ＳＵからの受信データを正しく識別するために、それぞ
れの受信バースト信号に位相同期したクロック信号を再
生する必要がある。
（ＯＣＵ）と加入者（ＤＳＢ）を結び、時分割で局→加
入者、加入者→局の間のデジタル信号の伝送を交互にバ
ースト的に行うピンポン伝送方式の伝送装置である。こ
のような伝送システムにおいては、ＯＣＵでは局内基準
クロックから生成した送信クロックに同期させてデータ
を送信し、ＤＳＵでは受信バーストから送信クロックを
再生して送信クロックに同期したクロック信号を作成
し、受信データの読取りとＯＣＵへの上りバーストの同
期に用いる。また、ＯＳＵでは、位相がまちまちな各Ｄ
ＳＵからの受信データを正しく識別するために、それぞ
れの受信バースト信号に位相同期したクロック信号を再
生する必要がある。
【０００３】図３は、本発明が対象とするバースト信号
を示す図である。図に示す如く、伝送信号は局側から加
入者側へ送られる信号（下りフレーム）は、プリアンブ
ル等の信号と、それに続く加入者系装置（ＤＳＵ）への
制御情報とからなるバースト信号であり、バーストの周
期の間欠期に、加入者側から局に対して送信する信号
（上りフレーム）が伝送される構成になっている。な
お、フレーム同期は局側が持つ基準信号を分周して生成
されたものであり、プリアンブル等の周期も基準信号に
等しい。
を示す図である。図に示す如く、伝送信号は局側から加
入者側へ送られる信号（下りフレーム）は、プリアンブ
ル等の信号と、それに続く加入者系装置（ＤＳＵ）への
制御情報とからなるバースト信号であり、バーストの周
期の間欠期に、加入者側から局に対して送信する信号
（上りフレーム）が伝送される構成になっている。な
お、フレーム同期は局側が持つ基準信号を分周して生成
されたものであり、プリアンブル等の周期も基準信号に
等しい。
【０００４】従来は、メタリックケーブルで行う方式が
あり、これは伝送路のビットレートが数１００Ｋｂ／ｓ
であり、またバーストの先頭で同期確立のために用いら
れるプリアンブル信号の期間が比較的長いため、デジタ
ルＰＬＯ回路を用いたクロック再生回路により受信バー
ストから送信側のクロックに同期したクロック信号を得
ることが容易であった。
あり、これは伝送路のビットレートが数１００Ｋｂ／ｓ
であり、またバーストの先頭で同期確立のために用いら
れるプリアンブル信号の期間が比較的長いため、デジタ
ルＰＬＯ回路を用いたクロック再生回路により受信バー
ストから送信側のクロックに同期したクロック信号を得
ることが容易であった。
【０００５】ところが近時、加入者端末の多様化に伴
い、加入者線で送受されるデータ速度に対する高速化の
要求が強く、加入者線の伝送速度の増加と、バースト周
期に対するプリアンブル期間の割合の短縮が望まれるよ
うになってきた。そこで、図３に示す如きバースト周期
が２．５ｍｓに対して数１０Ｍｂ／ｓのビットレートを
有し（即ち１バーストが数万ビット）、然もプリアンブ
ル信号が数〜数10ビットのバースト信号による光伝送路
を介したピンポン伝送方式が検討されており、このバー
スト信号を受信して良好なクロック信号を再生できるク
ロック再生回路が必要となったものである。
い、加入者線で送受されるデータ速度に対する高速化の
要求が強く、加入者線の伝送速度の増加と、バースト周
期に対するプリアンブル期間の割合の短縮が望まれるよ
うになってきた。そこで、図３に示す如きバースト周期
が２．５ｍｓに対して数１０Ｍｂ／ｓのビットレートを
有し（即ち１バーストが数万ビット）、然もプリアンブ
ル信号が数〜数10ビットのバースト信号による光伝送路
を介したピンポン伝送方式が検討されており、このバー
スト信号を受信して良好なクロック信号を再生できるク
ロック再生回路が必要となったものである。
【０００６】この同期系としては、コスト、大きさの面
から位相同期発振器（ＰＬＯ）を用いた方式が有望であ
る。しかし、これを実現するためには、加入者側の装置
に設けられるＰＬＯ回路としては超高速引込みが必要で
あるとともに、通常の連続信号ではなくバースト信号に
よる同期が必要である。
から位相同期発振器（ＰＬＯ）を用いた方式が有望であ
る。しかし、これを実現するためには、加入者側の装置
に設けられるＰＬＯ回路としては超高速引込みが必要で
あるとともに、通常の連続信号ではなくバースト信号に
よる同期が必要である。
【０００７】
【発明が解決しようとする課題】従来のメタリック伝送
による加入者装置で用いていたデジタルＰＬＯでは、周
波数が高くなると消費電力が増大して集積回路化に適し
ないという問題がある。そこで、高周波でも低電力化が
図れるアナログＰＬＯを用いようとすると、以下の問題
があった。すなわち、たかだか数１０ビット以下のプリ
アンブル信号で受信バーストに位相同期したクロック信
号を発生させるためには、超高速同期引込みが必要とな
り、可変幅の広いＶＣＯ（電圧制御発振器）が必要であ
る。しかし、可変幅の広いＶＣＯを使用するとバースト
信号によりＶＣＯの出力信号の位相が振られ良好なクロ
ックが得られず受信データにエラーが生じる。
による加入者装置で用いていたデジタルＰＬＯでは、周
波数が高くなると消費電力が増大して集積回路化に適し
ないという問題がある。そこで、高周波でも低電力化が
図れるアナログＰＬＯを用いようとすると、以下の問題
があった。すなわち、たかだか数１０ビット以下のプリ
アンブル信号で受信バーストに位相同期したクロック信
号を発生させるためには、超高速同期引込みが必要とな
り、可変幅の広いＶＣＯ（電圧制御発振器）が必要であ
る。しかし、可変幅の広いＶＣＯを使用するとバースト
信号によりＶＣＯの出力信号の位相が振られ良好なクロ
ックが得られず受信データにエラーが生じる。
【０００８】このため、受信バーストの最初に付加され
る同期確立用のプリアンブル信号だけをＰＬＯ（位相制
御発振器）に入力する方式が検討され、この実現のため
には、良好なプリアンブル抽出回路、短いプリアンブル
期間で位相引込が可能で入力信号断時に正確に公称周波
数に一致したクロック信号を発生できる位相同期発振器
が必要となった。
る同期確立用のプリアンブル信号だけをＰＬＯ（位相制
御発振器）に入力する方式が検討され、この実現のため
には、良好なプリアンブル抽出回路、短いプリアンブル
期間で位相引込が可能で入力信号断時に正確に公称周波
数に一致したクロック信号を発生できる位相同期発振器
が必要となった。
【０００９】本発明はこれらの問題点に鑑みて創出され
たもので、受信したバースト信号からプリアンブル信号
を良好に抽出する回路、プリアンブル信号のみを用いて
受信信号に位相同期した良好なクロック信号を再生する
低消費電力のアナログ形位相同期発振器、及びこれらを
用いて高ビットレートの受信バースト信号から良好なク
ロックを再生するクロック再生回路を提供することを目
的とする。
たもので、受信したバースト信号からプリアンブル信号
を良好に抽出する回路、プリアンブル信号のみを用いて
受信信号に位相同期した良好なクロック信号を再生する
低消費電力のアナログ形位相同期発振器、及びこれらを
用いて高ビットレートの受信バースト信号から良好なク
ロックを再生するクロック再生回路を提供することを目
的とする。
【００１０】
【課題を解決するための手段】図１は、本発明のクロッ
ク再生回路の実施例構成図である。上記問題点を解決す
るため本発明のクロック再生回路は図１に示すように、
送信クロック周期で“１”“０”を繰り返すプリアンブ
ル信号と、任意ビットで“１”“０”がランダムに変化
するデータ信号とからなる受信バースト信号からクロッ
ク信号を再生するクロック再生回路であって、受信バー
スト信号からプリアンブル信号のみを抽出するプリアン
ブル抽出回路１と、該抽出されたプリアンブル信号に位
相同期しかつ受信バースト信号に対応した公称周波数の
クロック信号を発生する位相同期発振器２とからなり、
該抽出されたプリアンブル信号のみを位相同期発振器に
入力して出力クロック信号の位相を受信バースト信号に
同期させ、データ信号受信期間とバースト信号間欠期間
とにおいては位相同期発振器への入力を停止して自走さ
せるようにした構成であり、また、前記プリアンブル抽
出回路１は、プリアンブル信号の最初の立上りでトリガ
されプリアンブル継続時間に略等しい時間幅のプリアン
ブル検出信号を出力する単安定マルチバイブレータ11
と、パルス幅がデータ信号の“０”連続または“１”連
続の期間より長く設定され、入力の立下りごとにトリガ
され、バースト期間に対応するパルスを出力するリトリ
ガブル単安定マルチバイブレータ12と、前記二つのマル
チバイブレータ11、12の出力が入力されて、プリアンブ
ル終了後から次のプリアンブル信号の最初の立下りまで
の期間に対応するパルスを出力する第一のゲート回路13
と、前記第一のゲート回路13の出力と、前記リトリガブ
ル単安定マルチバイブレータ12の出力とが入力されデー
タ信号期間に対応するパルスを出力し、前記単安定マル
チバイブレータ１１のトリガ禁止入力に印加する第二の
ゲート回路14、15と、前記プリアンブル検出検出信号で
制御されて、プリアンブル信号だけを通過させる第三の
ゲート回路16とを有する構成であり、さらに、前記位相
同期発振器２は、入力信号断のときに電圧制御発振器24
が公称周波数の出力を発生するように、該電圧制御発振
器24の分周出力と入力信号との位相差に対応する制御電
圧にオフセットを与えるオフセット設定回路23を有する
構成である。
ク再生回路の実施例構成図である。上記問題点を解決す
るため本発明のクロック再生回路は図１に示すように、
送信クロック周期で“１”“０”を繰り返すプリアンブ
ル信号と、任意ビットで“１”“０”がランダムに変化
するデータ信号とからなる受信バースト信号からクロッ
ク信号を再生するクロック再生回路であって、受信バー
スト信号からプリアンブル信号のみを抽出するプリアン
ブル抽出回路１と、該抽出されたプリアンブル信号に位
相同期しかつ受信バースト信号に対応した公称周波数の
クロック信号を発生する位相同期発振器２とからなり、
該抽出されたプリアンブル信号のみを位相同期発振器に
入力して出力クロック信号の位相を受信バースト信号に
同期させ、データ信号受信期間とバースト信号間欠期間
とにおいては位相同期発振器への入力を停止して自走さ
せるようにした構成であり、また、前記プリアンブル抽
出回路１は、プリアンブル信号の最初の立上りでトリガ
されプリアンブル継続時間に略等しい時間幅のプリアン
ブル検出信号を出力する単安定マルチバイブレータ11
と、パルス幅がデータ信号の“０”連続または“１”連
続の期間より長く設定され、入力の立下りごとにトリガ
され、バースト期間に対応するパルスを出力するリトリ
ガブル単安定マルチバイブレータ12と、前記二つのマル
チバイブレータ11、12の出力が入力されて、プリアンブ
ル終了後から次のプリアンブル信号の最初の立下りまで
の期間に対応するパルスを出力する第一のゲート回路13
と、前記第一のゲート回路13の出力と、前記リトリガブ
ル単安定マルチバイブレータ12の出力とが入力されデー
タ信号期間に対応するパルスを出力し、前記単安定マル
チバイブレータ１１のトリガ禁止入力に印加する第二の
ゲート回路14、15と、前記プリアンブル検出検出信号で
制御されて、プリアンブル信号だけを通過させる第三の
ゲート回路16とを有する構成であり、さらに、前記位相
同期発振器２は、入力信号断のときに電圧制御発振器24
が公称周波数の出力を発生するように、該電圧制御発振
器24の分周出力と入力信号との位相差に対応する制御電
圧にオフセットを与えるオフセット設定回路23を有する
構成である。
【００１１】
【作用】プリアンブル抽出回路１は、受信バースト信号
からプリアンブル信号のみを抽出して、位相同期発振器
２に入力する。電圧制御発振器24はプリアンブル信号入
力時以外は、オフセット設定回路23の働きにより、オフ
セット電圧で制御され局側の基準クロックに厳密に対応
した周波数引込みが必要でない程度の公称周波数（偏差
数ｐｐｍ以下）で自走している。そして、受信バースト
から抽出したプリアンブル信号で位相同期発振器24の発
振出力の位相だけを、プリアンブル信号にあわせこむよ
うにした。このため、たかだか１０数ビットの短いプリ
アンブル周期で送信側のクロックに位相同期させること
ができる。このため、高ビットレートでも、アナログＰ
ＬＯによりクロックを再生することが可能となり低消費
電力化が図れ、高ビットレートのピンポン伝送方式の光
加入者装置に良好な同期クロックを供給することが可能
となる。
からプリアンブル信号のみを抽出して、位相同期発振器
２に入力する。電圧制御発振器24はプリアンブル信号入
力時以外は、オフセット設定回路23の働きにより、オフ
セット電圧で制御され局側の基準クロックに厳密に対応
した周波数引込みが必要でない程度の公称周波数（偏差
数ｐｐｍ以下）で自走している。そして、受信バースト
から抽出したプリアンブル信号で位相同期発振器24の発
振出力の位相だけを、プリアンブル信号にあわせこむよ
うにした。このため、たかだか１０数ビットの短いプリ
アンブル周期で送信側のクロックに位相同期させること
ができる。このため、高ビットレートでも、アナログＰ
ＬＯによりクロックを再生することが可能となり低消費
電力化が図れ、高ビットレートのピンポン伝送方式の光
加入者装置に良好な同期クロックを供給することが可能
となる。
【００１２】
【実施例】以下添付図により本発明の実施例を説明す
る。図１は、本発明のクロック再生回路の実施例構成
図、図２は、プリアンブル抽出回路の動作を示すタイム
チャートは、本発明のクロック再生回路が対象とする伝
送信号を示す図である。
る。図１は、本発明のクロック再生回路の実施例構成
図、図２は、プリアンブル抽出回路の動作を示すタイム
チャートは、本発明のクロック再生回路が対象とする伝
送信号を示す図である。
【００１３】図３に示す如く、本発明のクロック再生回
路が対象とする受信バースト信号は、バースト周期２．
５ｍｓで繰り返され、継続時間が1.25ｍｓより若干短
く、ビットレートは数１０Ｍｂ／Ｓであり、バーストの
最初の数ビット（図では８ビット）で“１”“０”が交
互に繰り返すプリアンブル信号と、その後に引き続き
“１”“０”の出現がデータに従ってランダムに変化す
るデータ信号とからなる。なお、データ信号の“１”連
続、または“０”連続の期間は例えば６０ビット以内等
に制限されているものとする。
路が対象とする受信バースト信号は、バースト周期２．
５ｍｓで繰り返され、継続時間が1.25ｍｓより若干短
く、ビットレートは数１０Ｍｂ／Ｓであり、バーストの
最初の数ビット（図では８ビット）で“１”“０”が交
互に繰り返すプリアンブル信号と、その後に引き続き
“１”“０”の出現がデータに従ってランダムに変化す
るデータ信号とからなる。なお、データ信号の“１”連
続、または“０”連続の期間は例えば６０ビット以内等
に制限されているものとする。
【００１４】図１において、クロック再生回路はプリア
ンブル抽出回路１と、位相同期発振器２とからなる。プ
リアンブル抽出回路１は、後で説明する如く、受信バー
スト信号が入力され、プリアンブル信号だけをそのまま
通過させて出力し、データ信号期間およびバースト間欠
期間（ＤＳＵから局側に上りバーストが送信される期
間）は、“０”を出力する回路である。
ンブル抽出回路１と、位相同期発振器２とからなる。プ
リアンブル抽出回路１は、後で説明する如く、受信バー
スト信号が入力され、プリアンブル信号だけをそのまま
通過させて出力し、データ信号期間およびバースト間欠
期間（ＤＳＵから局側に上りバーストが送信される期
間）は、“０”を出力する回路である。
【００１５】位相同期発振器２は、位相比較器21、低域
フイルタル22、オフセット設定回路23、電圧制御水晶発
振器(VCXO)24、分周回路25からなる。位相比較器21に
は、ＶＣＸＯ24の発振出力を分周器６で１／Ｎ分周（Ｎ
は整数）した比較信号が連続して入力されており、プリ
アンブル抽出回路１からのプリアンブル信号( 送信クロ
ック周期で交互に“１”“０”の値をとる) がプリアン
ブル期間だけ入力されると、この間は両信号の位相差に
対応してデューテイ比が変化するパルスを出力する。両
信号に位相差が無く完全に位相同期している時、および
比較信号のみが入力しているときは、位相比較器21が出
力するパルスのデューテイ比は50％であり、両信号の位
相差の正負に従って位相差に比例してデューテイ比が増
減する。位相比較器21の出力は低域フイルタ22で積分さ
れて平均電圧が求められ、オペアンプからなるオフセッ
ト設定回路23の非反転入力に入力する。オフセット設定
回路23の反転入力には後述するオフセット電圧Ｖｏが加
えられており、両入力の差を所定に増幅した制御電圧を
ＶＣＸＯ24に印加して発振周波数を制御する。このオフ
セット電圧Ｖｏは、位相比較器21の出力がデューテイ比
５０パーセントのときに、ＶＣＸＯ24の発振周波数が入
力信号のＮ倍の公称周波数に数ｐｐｍの精度で正確に一
致するように予め設定しておく。送信クロックは、局の
基準クロックから生成されたもので周波数は安定してお
り常に同一周波数なので、受信側では水晶等のＭＥ素子
を用いた可変幅の小さい高安定度のＶＣＸＯ24を使用で
き、オフセット設定回路を調整することによって発振周
波数を数ＰＰＭの精度で送信クロックに対応した公称周
波数に合わせることができる。
フイルタル22、オフセット設定回路23、電圧制御水晶発
振器(VCXO)24、分周回路25からなる。位相比較器21に
は、ＶＣＸＯ24の発振出力を分周器６で１／Ｎ分周（Ｎ
は整数）した比較信号が連続して入力されており、プリ
アンブル抽出回路１からのプリアンブル信号( 送信クロ
ック周期で交互に“１”“０”の値をとる) がプリアン
ブル期間だけ入力されると、この間は両信号の位相差に
対応してデューテイ比が変化するパルスを出力する。両
信号に位相差が無く完全に位相同期している時、および
比較信号のみが入力しているときは、位相比較器21が出
力するパルスのデューテイ比は50％であり、両信号の位
相差の正負に従って位相差に比例してデューテイ比が増
減する。位相比較器21の出力は低域フイルタ22で積分さ
れて平均電圧が求められ、オペアンプからなるオフセッ
ト設定回路23の非反転入力に入力する。オフセット設定
回路23の反転入力には後述するオフセット電圧Ｖｏが加
えられており、両入力の差を所定に増幅した制御電圧を
ＶＣＸＯ24に印加して発振周波数を制御する。このオフ
セット電圧Ｖｏは、位相比較器21の出力がデューテイ比
５０パーセントのときに、ＶＣＸＯ24の発振周波数が入
力信号のＮ倍の公称周波数に数ｐｐｍの精度で正確に一
致するように予め設定しておく。送信クロックは、局の
基準クロックから生成されたもので周波数は安定してお
り常に同一周波数なので、受信側では水晶等のＭＥ素子
を用いた可変幅の小さい高安定度のＶＣＸＯ24を使用で
き、オフセット設定回路を調整することによって発振周
波数を数ＰＰＭの精度で送信クロックに対応した公称周
波数に合わせることができる。
【００１６】上記構成になるクロック再生回路の動作に
ついて説明する。プリアンブル期間には、位相比較器21
によって、プリアンブル信号が比較信号と比較され、比
較結果は低域フイルタとオフセット設定回路をへて制御
電圧に変換されてＶＣＸＯ24に印加され、それまでオフ
セット電圧によって補正されて送信クロックのＮ倍の公
称周波数を発振していたＶＣＸＯの周波数を変化させ、
発振出力の位相をプリアンブル信号の位相と一致させる
方向に制御する。ＶＣＸＯの制御感度（制御電圧変化に
対する発振周波数の変化）は極めて高いので、数ビット
のプリアンブル期間内の制御電圧変化でＶＣＸＯ24の出
力信号は受信したプリアンブル信号に位相同期し、もと
の公称周波数に戻る。
ついて説明する。プリアンブル期間には、位相比較器21
によって、プリアンブル信号が比較信号と比較され、比
較結果は低域フイルタとオフセット設定回路をへて制御
電圧に変換されてＶＣＸＯ24に印加され、それまでオフ
セット電圧によって補正されて送信クロックのＮ倍の公
称周波数を発振していたＶＣＸＯの周波数を変化させ、
発振出力の位相をプリアンブル信号の位相と一致させる
方向に制御する。ＶＣＸＯの制御感度（制御電圧変化に
対する発振周波数の変化）は極めて高いので、数ビット
のプリアンブル期間内の制御電圧変化でＶＣＸＯ24の出
力信号は受信したプリアンブル信号に位相同期し、もと
の公称周波数に戻る。
【００１７】そしてプリアンブル期間が終ってデータ信
号期間になると位相比較器21への受信信号入力は変化し
なくなり“０”が連続して入力するので、位相比較器21
の出力はデューティ50％になり、オフセット設定回路23
により所定の値だけオフセットされた一定の制御電圧が
ＶＣＸＯに加わるり、ＶＣＸＯ25は送信クロックに位相
が同期した受信ビットレートのＮ倍のクロック信号を発
生し続ける。
号期間になると位相比較器21への受信信号入力は変化し
なくなり“０”が連続して入力するので、位相比較器21
の出力はデューティ50％になり、オフセット設定回路23
により所定の値だけオフセットされた一定の制御電圧が
ＶＣＸＯに加わるり、ＶＣＸＯ25は送信クロックに位相
が同期した受信ビットレートのＮ倍のクロック信号を発
生し続ける。
【００１８】次に、図２を共に用いてプリアンブル抽出
回路１の構成と動作を説明する。なお図２は、図１の○
数字位置における波形を示す。図３において、11は単安
定マルチバイブレータ、12はリトリガブル単安定マルチ
バイブレータ、13、14はＮＡＮＤゲート、15はインバー
タ、16はＡＮＤゲートである。単安定マルチバイブレー
タ12は、Ａ入力が"L" のときに、Ｂ入力の立上りでトリ
ガされて出力Ｑが"H" となり、予め設定した所定の時間
幅τ1 の"H" を継続出力してから"L" に戻る。なお、Ａ
入力が"H" のときは上記トリガはかからず出力Ｑは
"L" のままである。そこで、この時間幅τ1としてプリ
アンブルのビット数に相当する期間を設定しておき、Ａ
入力に受信バースト信号を入力し、Ｂ入力には後述す
るインバータ15の出力を入力する。リトリガブル単安定
マルチバイブレータ12は、Ａ入力の立下りでトリガされ
てＱ出力が"H" となり、予め設定した時間幅τ2 の"H"
パルスを発生する。そして、出力"H" の期間内にＡ入
力に再度立下りがあるとこれによってリトリガされて、
リトリガから改めて出力パルス幅が規定される。このパ
ルス幅τ2 を受信データ信号の“０”連続ビット数また
は“１”連続ビット数に対応する時間より若干長く設定
し、Ａ入力に受信バースト信号を入力することによっ
て、プリアンブル信号の最初の立下りで出力が"H" とな
り、以後データ信号（バーストの最後に付加されるＣＲ
Ｃビットも含む）にランダムに存在する立下りでリトリ
ガされて、最後のリトリガから所定時間まで"H" を継続
出力し、バースト終了後のバースト間欠期に"L" となる
信号を出力させることができる。バースト間欠期間は
τ2 に比べて十分長いので、この信号は次バースト開
始より前に"L" になる。 ＮＡＮＤゲート13は、単安定
マルチバイブレータ11の出力とリトリガブル単安定マ
ルチバイブレータ12の出力とを入力することによっ
て、プリアンブル終了後から次のバーストのプリアンブ
ル信号の最初の立下がりまでの時間幅を有する"H" パル
スを出力する。ＮＡＮＤゲート14は、リトリガブル単
安定マルチバイブレータ12の出力と、ＮＡＮＤゲート
13の出力パルスとを入力し、データ信号期間だけ"L"
となるパルスを出力する。この出力はインバータ15
で反転されて"H" となり、単安定マルチバイブレータ11
のトリガ禁止制御を行うＡ入力に印加される。これによ
って、単安定マルチバイブレータ11は、データ信号期間
内にＢ入力に立上りがあってもトリガされることはな
く、プリアンブル信号の最初の立上りのみでトリガされ
時間幅τ1 の間"H" のプリアンブル検出信号を出力
する。このプリアンブル検出信号は、ＡＮＤゲート16
に入力し、他方の入力である受信バースト信号からプ
リアンブル信号のみを抽出して、後段の位相同期発振
器に送りプリアンブル期間以外は“０”を送る。
回路１の構成と動作を説明する。なお図２は、図１の○
数字位置における波形を示す。図３において、11は単安
定マルチバイブレータ、12はリトリガブル単安定マルチ
バイブレータ、13、14はＮＡＮＤゲート、15はインバー
タ、16はＡＮＤゲートである。単安定マルチバイブレー
タ12は、Ａ入力が"L" のときに、Ｂ入力の立上りでトリ
ガされて出力Ｑが"H" となり、予め設定した所定の時間
幅τ1 の"H" を継続出力してから"L" に戻る。なお、Ａ
入力が"H" のときは上記トリガはかからず出力Ｑは
"L" のままである。そこで、この時間幅τ1としてプリ
アンブルのビット数に相当する期間を設定しておき、Ａ
入力に受信バースト信号を入力し、Ｂ入力には後述す
るインバータ15の出力を入力する。リトリガブル単安定
マルチバイブレータ12は、Ａ入力の立下りでトリガされ
てＱ出力が"H" となり、予め設定した時間幅τ2 の"H"
パルスを発生する。そして、出力"H" の期間内にＡ入
力に再度立下りがあるとこれによってリトリガされて、
リトリガから改めて出力パルス幅が規定される。このパ
ルス幅τ2 を受信データ信号の“０”連続ビット数また
は“１”連続ビット数に対応する時間より若干長く設定
し、Ａ入力に受信バースト信号を入力することによっ
て、プリアンブル信号の最初の立下りで出力が"H" とな
り、以後データ信号（バーストの最後に付加されるＣＲ
Ｃビットも含む）にランダムに存在する立下りでリトリ
ガされて、最後のリトリガから所定時間まで"H" を継続
出力し、バースト終了後のバースト間欠期に"L" となる
信号を出力させることができる。バースト間欠期間は
τ2 に比べて十分長いので、この信号は次バースト開
始より前に"L" になる。 ＮＡＮＤゲート13は、単安定
マルチバイブレータ11の出力とリトリガブル単安定マ
ルチバイブレータ12の出力とを入力することによっ
て、プリアンブル終了後から次のバーストのプリアンブ
ル信号の最初の立下がりまでの時間幅を有する"H" パル
スを出力する。ＮＡＮＤゲート14は、リトリガブル単
安定マルチバイブレータ12の出力と、ＮＡＮＤゲート
13の出力パルスとを入力し、データ信号期間だけ"L"
となるパルスを出力する。この出力はインバータ15
で反転されて"H" となり、単安定マルチバイブレータ11
のトリガ禁止制御を行うＡ入力に印加される。これによ
って、単安定マルチバイブレータ11は、データ信号期間
内にＢ入力に立上りがあってもトリガされることはな
く、プリアンブル信号の最初の立上りのみでトリガされ
時間幅τ1 の間"H" のプリアンブル検出信号を出力
する。このプリアンブル検出信号は、ＡＮＤゲート16
に入力し、他方の入力である受信バースト信号からプ
リアンブル信号のみを抽出して、後段の位相同期発振
器に送りプリアンブル期間以外は“０”を送る。
【００１９】
【発明の効果】以上説明した如く、本発明によれば、位
相同期発振器の同期を高速で行うことができ、かつプリ
アンブル信号以外のデータ信号時やバースト間欠時に位
相同期発振器の出力を公称周波数に保持することがで
き、送信側と受信側との位相関係を安定に保つことが可
能となる。また局側に用いれば、各加入者毎に周波数は
同じだが位相が異なるそれぞれの受信バースト信号のそ
れぞれに短いプリアンブル期間で位相同期したクロッ信
号を再生して、受信データを正しく読み取ることができ
る。
相同期発振器の同期を高速で行うことができ、かつプリ
アンブル信号以外のデータ信号時やバースト間欠時に位
相同期発振器の出力を公称周波数に保持することがで
き、送信側と受信側との位相関係を安定に保つことが可
能となる。また局側に用いれば、各加入者毎に周波数は
同じだが位相が異なるそれぞれの受信バースト信号のそ
れぞれに短いプリアンブル期間で位相同期したクロッ信
号を再生して、受信データを正しく読み取ることができ
る。
【図１】本発明のクロック再生回路の実施例構成図
【図２】プリアンブル抽出回路の動作を示すタイムチャ
ート
ート
【図３】本発明のクロック再生回路が対象とする伝送信
号を示す図
号を示す図
１…プリアンブル抽出回路、11…単安定マルチバイブレ
ータ、12…リトリガブル単安定マルチバイブレータ、２
…位相同期発振器、21…位相比較器、22…低域フィル
タ、23…オフセット設定回路、24…電圧制御発振器（Ｖ
ＣＸＯ）、25…分周器
ータ、12…リトリガブル単安定マルチバイブレータ、２
…位相同期発振器、21…位相比較器、22…低域フィル
タ、23…オフセット設定回路、24…電圧制御発振器（Ｖ
ＣＸＯ）、25…分周器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 住吉 秀夫 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (3)
- 【請求項１】 送信クロック周期で“１”“０”を繰り
返すプリアンブル信号と、任意ビットで“１”“０”が
ランダムに変化するデータ信号とからなる受信バースト
信号からクロック信号を再生するクロック再生回路であ
って、 受信バースト信号からプリアンブル信号のみを抽出する
プリアンブル抽出回路(1) と、該抽出されたプリアンブ
ル信号に位相同期しかつ受信バースト信号に対応した公
称周波数のクロック信号を発生する位相同期発振器(2)
とからなり、該抽出されたプリアンブル信号のみを位相
同期発振器に入力して出力クロック信号の位相を受信バ
ースト信号に同期させ、データ信号受信期間とバースト
信号間欠期間とにおいては位相同期発振器への入力を停
止して自走させるようにしたことを特徴とするクロック
再生回路。 - 【請求項２】 前記プリアンブル抽出回路(1) は、プリ
アンブル信号の最初の立上りでトリガされプリアンブル
継続時間に略等しい時間幅のプリアンブル検出信号を出
力する単安定マルチバイブレータ(11)と、 パルス幅がデータ信号の“０”連続または“１”連続の
期間より長く設定され、入力の立下りごとにトリガさ
れ、バースト期間に対応するパルスを出力するリトリガ
ブル単安定マルチバイブレータ(12)と、 前記二つのマルチバイブレータ(11 、12) の出力が入力
されて、プリアンブル終了後から次のプリアンブル信号
の最初の立下りまでの期間に対応するパルスを出力する
第一のゲート回路(13)と、 前記第一のゲート回路(13)の出力と、前記リトリガブル
単安定マルチバイブレータ(12)の出力とが入力されデー
タ信号期間に対応するパルスを出力し、前記単安定マル
チバイブレータ(11)のトリガ禁止入力に印加する第二の
ゲート回路(14,15) と、 前記プリアンブル検出検出信号で制御されて、プリアン
ブル信号だけを通過させる第三のゲート回路(16)とを有
することを特徴とする請求項１記載のクロック再生回
路。 - 【請求項３】 前記位相同期発振器(2) は、入力信号断
のときに電圧制御発振器(24)が前記公称周波数の出力を
発生するように、該電圧制御発振器(24)の分周出力と入
力信号との位相差に対応する制御電圧にオフセットを与
えるオフセット設定回路(23)を有することを特徴とする
請求項１記載のクロック再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3239875A JPH0583241A (ja) | 1991-09-19 | 1991-09-19 | クロツク再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3239875A JPH0583241A (ja) | 1991-09-19 | 1991-09-19 | クロツク再生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0583241A true JPH0583241A (ja) | 1993-04-02 |
Family
ID=17051182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3239875A Withdrawn JPH0583241A (ja) | 1991-09-19 | 1991-09-19 | クロツク再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0583241A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0879285A (ja) * | 1994-09-08 | 1996-03-22 | Seiichi Miyazaki | 位相同期回路 |
-
1991
- 1991-09-19 JP JP3239875A patent/JPH0583241A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0879285A (ja) * | 1994-09-08 | 1996-03-22 | Seiichi Miyazaki | 位相同期回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |