JPH0583291A - Ａｔｍ試験方式 - Google Patents
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- Mathematical Physics (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 本発明はＡＴＭ多重伝送装置等の通信装置の
ＡＴＭクロスコネクト処理部に用いられる入側／出側Ｆ
ＩＦＯメモリの負荷試験等を行うためのＡＴＭ試験方式
に関するものであり、負荷試験などのＡＴＭ試験を小さ
な装置規模で簡単に行えるようにすることを目的とす
る。 【構成】 ＡＴＭクロスコネクト処理部の入側および／
または出側のＦＩＦＯメモリに強制的に擬似負荷セルを
書き込む書込み手段１２1 〜１２M を設け、ＡＴＭ試験
時に書込み手段によって試験対象のＦＩＦＯメモリに擬
似負荷セルを書き込んでそのＦＩＦＯメモリの負荷試験
を行うようにしたものである。
ＡＴＭクロスコネクト処理部に用いられる入側／出側Ｆ
ＩＦＯメモリの負荷試験等を行うためのＡＴＭ試験方式
に関するものであり、負荷試験などのＡＴＭ試験を小さ
な装置規模で簡単に行えるようにすることを目的とす
る。 【構成】 ＡＴＭクロスコネクト処理部の入側および／
または出側のＦＩＦＯメモリに強制的に擬似負荷セルを
書き込む書込み手段１２1 〜１２M を設け、ＡＴＭ試験
時に書込み手段によって試験対象のＦＩＦＯメモリに擬
似負荷セルを書き込んでそのＦＩＦＯメモリの負荷試験
を行うようにしたものである。
Description
【０００１】
【産業上の利用分野】本発明はＡＴＭ多重伝送装置等の
通信装置のＡＴＭクロスコネクト処理部に用いられる入
側／出側ＦＩＦＯメモリの負荷試験等を行うためのＡＴ
Ｍ試験方式に関するものである。近年、通信路を効率的
に使用するために、一連の情報を有限の任意長のセルに
分割して伝送するＡＴＭ(Asynchronous Transfer Mode)
方式の通信装置が注目されるようになっている。このＡ
ＴＭ方式は新しい技術であり、このためＡＴＭクロスコ
ネクト処理部のＦＩＦＯメモリの負荷試験等は現在確定
したものがなく種々の方法が提案されている段階にあ
る。
通信装置のＡＴＭクロスコネクト処理部に用いられる入
側／出側ＦＩＦＯメモリの負荷試験等を行うためのＡＴ
Ｍ試験方式に関するものである。近年、通信路を効率的
に使用するために、一連の情報を有限の任意長のセルに
分割して伝送するＡＴＭ(Asynchronous Transfer Mode)
方式の通信装置が注目されるようになっている。このＡ
ＴＭ方式は新しい技術であり、このためＡＴＭクロスコ
ネクト処理部のＦＩＦＯメモリの負荷試験等は現在確定
したものがなく種々の方法が提案されている段階にあ
る。
【０００２】
【従来の技術】図７にはＡＴＭ多重伝送装置の概要が示
される。図中、１１1 〜１１N はＡＡＬ(ATM Adaptatio
n Layer)処理部であって、各端末対応に設けられて端末
からの一連のデータを逐次にセル化する回路である。１
０はＡＴＭクロスコネクト処理部であって、ＡＡＬ処理
部１１1 〜１１N からのセルを交換して出側回線＃１〜
＃Ｍに出力する回路である。このＡＴＭクロスコネクト
処理部１０としての種々の構成が可能であり、以下にそ
れを示す。
される。図中、１１1 〜１１N はＡＡＬ(ATM Adaptatio
n Layer)処理部であって、各端末対応に設けられて端末
からの一連のデータを逐次にセル化する回路である。１
０はＡＴＭクロスコネクト処理部であって、ＡＡＬ処理
部１１1 〜１１N からのセルを交換して出側回線＃１〜
＃Ｍに出力する回路である。このＡＴＭクロスコネクト
処理部１０としての種々の構成が可能であり、以下にそ
れを示す。
【０００３】図８には出側ＦＩＦＯ方式による従来のＡ
ＴＭクロスコネクト処理部１０の構成例が示される。図
中、１1 〜１N は各入側回線＃１〜＃Ｎ対応に設けられ
た回線対応部であり、回線上の空セル等を取り除いて有
意セルだけを後段のスイッチ部２に入力させるなどの処
理をする。２はスイッチ部であり、各入側回線から入力
されたセルを目的とする出側回線に交換する機能を持
つ。３1 〜３M は出側ＦＩＦＯメモリであり、例えば１
００セル分程度のメモリ長を持って輻輳時などのセルの
バッファリングを行う。
ＴＭクロスコネクト処理部１０の構成例が示される。図
中、１1 〜１N は各入側回線＃１〜＃Ｎ対応に設けられ
た回線対応部であり、回線上の空セル等を取り除いて有
意セルだけを後段のスイッチ部２に入力させるなどの処
理をする。２はスイッチ部であり、各入側回線から入力
されたセルを目的とする出側回線に交換する機能を持
つ。３1 〜３M は出側ＦＩＦＯメモリであり、例えば１
００セル分程度のメモリ長を持って輻輳時などのセルの
バッファリングを行う。
【０００４】図９には入側ＦＩＦＯ方式による従来のＡ
ＴＭクロスコネクト処理部１０の構成例が示される。図
中、４1 〜４N は各入側回線＃１〜＃Ｎ対応に設けられ
た入側ＦＩＦＯメモリであって、１００セル分程度のメ
モリ長を持って輻輳時等にセルのバッファリングをする
もの、２はスイッチ部、５1 〜５M は出側回線＃１〜＃
Ｍ対応に設けられたタイミング調整のための１セル分の
バッファメモリである。
ＴＭクロスコネクト処理部１０の構成例が示される。図
中、４1 〜４N は各入側回線＃１〜＃Ｎ対応に設けられ
た入側ＦＩＦＯメモリであって、１００セル分程度のメ
モリ長を持って輻輳時等にセルのバッファリングをする
もの、２はスイッチ部、５1 〜５M は出側回線＃１〜＃
Ｍ対応に設けられたタイミング調整のための１セル分の
バッファメモリである。
【０００５】図１０にはバス方式の従来のＡＴＭクロス
コネクト処理部１０の構成例が示される。図中、４1 〜
４N は各入側回線＃１〜＃Ｎ対応に設けられた入側ＦＩ
ＦＯメモリ、６はバスマトリクススイッチ部、３1 〜３
M は各出側回線＃１〜＃Ｍ対応に設けられた出側ＦＩＦ
Ｏメモリである。
コネクト処理部１０の構成例が示される。図中、４1 〜
４N は各入側回線＃１〜＃Ｎ対応に設けられた入側ＦＩ
ＦＯメモリ、６はバスマトリクススイッチ部、３1 〜３
M は各出側回線＃１〜＃Ｍ対応に設けられた出側ＦＩＦ
Ｏメモリである。
【０００６】かかる従来のＡＴＭ多重伝送装置におい
て、ＡＴＭクロスコネクト処理部１０の入側または出側
のＦＩＦＯメモリの過負荷時や一定負荷時等の負荷試験
を行うためには、試験用のダミーセルを発生する負荷印
加装置を外部装置として設け、この負荷印加装置で発生
したダミーセル（例えば特定の出側回線に集中するよう
なダミーセル）をＡＴＭ多重伝送装置に印加して試験を
行っている。
て、ＡＴＭクロスコネクト処理部１０の入側または出側
のＦＩＦＯメモリの過負荷時や一定負荷時等の負荷試験
を行うためには、試験用のダミーセルを発生する負荷印
加装置を外部装置として設け、この負荷印加装置で発生
したダミーセル（例えば特定の出側回線に集中するよう
なダミーセル）をＡＴＭ多重伝送装置に印加して試験を
行っている。
【０００７】
【発明が解決しようとする課題】ＡＴＭ多重伝送装置の
処理量が大きいような場合（例えば入側または出側のＦ
ＩＦＯメモリの容量が大きいなどの場合）、上述の試験
を行うためには入側から多量のダミーセルを入力してや
る必要がある。そのためには、ＡＡＬ処理部１１1 〜１
１M の処理能力（入力できるセル量などの能力）が限ら
れていることから１回線だけからダミーセルを入力する
だけでは足りず、多数の負荷印加装置を用意して多数の
入側回線からダミーセルの入力を行う必要がある。この
ため、試験環境としては大掛かりなものが必要となる。
またＡＴＭ普及の過渡期には負荷特性などの専用の測定
器が出そろわない可能性が高いので、何らかの適当な測
定法が必要とされる。
処理量が大きいような場合（例えば入側または出側のＦ
ＩＦＯメモリの容量が大きいなどの場合）、上述の試験
を行うためには入側から多量のダミーセルを入力してや
る必要がある。そのためには、ＡＡＬ処理部１１1 〜１
１M の処理能力（入力できるセル量などの能力）が限ら
れていることから１回線だけからダミーセルを入力する
だけでは足りず、多数の負荷印加装置を用意して多数の
入側回線からダミーセルの入力を行う必要がある。この
ため、試験環境としては大掛かりなものが必要となる。
またＡＴＭ普及の過渡期には負荷特性などの専用の測定
器が出そろわない可能性が高いので、何らかの適当な測
定法が必要とされる。
【０００８】本発明はかかる事情に鑑みてなされたもの
であり、その目的とするところは、負荷試験などのＡＴ
Ｍ試験を小さな装置規模で簡単に行えるようにすること
にある。
であり、その目的とするところは、負荷試験などのＡＴ
Ｍ試験を小さな装置規模で簡単に行えるようにすること
にある。
【０００９】
【課題を解決するための手段】図１は本発明に係る原理
説明図である。なお、この図１は本発明の第１番目の発
明に関し出側ＦＩＦＯメモリに書込み手段によって、擬
似負荷セルとしての空セルを書き込む場合について示し
ている。
説明図である。なお、この図１は本発明の第１番目の発
明に関し出側ＦＩＦＯメモリに書込み手段によって、擬
似負荷セルとしての空セルを書き込む場合について示し
ている。
【００１０】本発明に係るＡＴＭ試験方式は、一つの形
態として、ＡＴＭクロスコネクト処理部の入側および／
または出側のＦＩＦＯメモリ１１に強制的に擬似負荷セ
ルを書き込む書込み手段１２を設け、ＡＴＭ試験時に書
込み手段１２によって試験対象のＦＩＦＯメモリに擬似
負荷セルを書き込んでそのＦＩＦＯメモリの負荷試験を
行うようにしたものである。上記の擬似負荷セルは出側
回線に送出される有意セル間のタイムフィルとして挿入
される空セルを用いることができる。
態として、ＡＴＭクロスコネクト処理部の入側および／
または出側のＦＩＦＯメモリ１１に強制的に擬似負荷セ
ルを書き込む書込み手段１２を設け、ＡＴＭ試験時に書
込み手段１２によって試験対象のＦＩＦＯメモリに擬似
負荷セルを書き込んでそのＦＩＦＯメモリの負荷試験を
行うようにしたものである。上記の擬似負荷セルは出側
回線に送出される有意セル間のタイムフィルとして挿入
される空セルを用いることができる。
【００１１】本発明に係るＡＴＭ試験方式は、他の形態
として、ＡＴＭクロスコネクト処理部に擬似負荷セルを
発生する擬似負荷セル発生処理手段を設け、ＡＴＭ試験
時にこの擬似負荷セル発生処理手段で発生した擬似負荷
セルを、試験対象の入側ＦＩＦＯメモリに直接に、およ
び／または、スイッチ部経由で試験対象の出側ＦＩＦＯ
メモリに書き込んでＦＩＦＯメモリの負荷試験を行うよ
うにしたものである。
として、ＡＴＭクロスコネクト処理部に擬似負荷セルを
発生する擬似負荷セル発生処理手段を設け、ＡＴＭ試験
時にこの擬似負荷セル発生処理手段で発生した擬似負荷
セルを、試験対象の入側ＦＩＦＯメモリに直接に、およ
び／または、スイッチ部経由で試験対象の出側ＦＩＦＯ
メモリに書き込んでＦＩＦＯメモリの負荷試験を行うよ
うにしたものである。
【００１２】また本発明に係るＡＴＭ試験方式は、また
他の形態として、ＡＴＭクロスコネクト処理部の出側回
線側のバッファメモリを見かけ上または実際にデータ有
り状態にして入側ＦＩＦＯメモリにそのバッファメモリ
に向かうセルを滞留させることで、入側ＦＩＦＯメモリ
の負荷試験を行うようにしたものである。
他の形態として、ＡＴＭクロスコネクト処理部の出側回
線側のバッファメモリを見かけ上または実際にデータ有
り状態にして入側ＦＩＦＯメモリにそのバッファメモリ
に向かうセルを滞留させることで、入側ＦＩＦＯメモリ
の負荷試験を行うようにしたものである。
【００１３】上述の各形態のＡＴＭ試験方式において、
擬似負荷セルは所定の発生間隔を規定する関数に従って
発生されて試験対象ＦＩＦＯメモリに印加されるように
できる。あるいは上述の各形態のＡＴＭ試験方式におい
て、擬似負荷セルは試験対象ＦＩＦＯメモリに一定量の
セルが滞留するように印加されるようにできる。
擬似負荷セルは所定の発生間隔を規定する関数に従って
発生されて試験対象ＦＩＦＯメモリに印加されるように
できる。あるいは上述の各形態のＡＴＭ試験方式におい
て、擬似負荷セルは試験対象ＦＩＦＯメモリに一定量の
セルが滞留するように印加されるようにできる。
【００１４】
【作用】第１番目のＡＴＭ試験方式では、書込み手段に
よって出側あるいは入側の試験対象のＦＩＦＯメモリに
強制的に擬似負荷セルを書き込み、それによりそのＦＩ
ＦＯメモリに負荷がかかった状態にして負荷印加試験を
行う。
よって出側あるいは入側の試験対象のＦＩＦＯメモリに
強制的に擬似負荷セルを書き込み、それによりそのＦＩ
ＦＯメモリに負荷がかかった状態にして負荷印加試験を
行う。
【００１５】第２番目のＡＴＭ試験方式では、擬似負荷
発生処理手段で発生した擬似負荷セルを、試験対象の入
側ＦＩＦＯメモリに直接に、および／または、スイッチ
部経由で試験対象の出側ＦＩＦＯメモリに書き込んで、
それらのＦＩＦＯメモリに負荷がかかった状態にして負
荷印加試験を行う。
発生処理手段で発生した擬似負荷セルを、試験対象の入
側ＦＩＦＯメモリに直接に、および／または、スイッチ
部経由で試験対象の出側ＦＩＦＯメモリに書き込んで、
それらのＦＩＦＯメモリに負荷がかかった状態にして負
荷印加試験を行う。
【００１６】第３番目のＡＴＭ試験方式では、ＡＴＭク
ロスコネクト処理部の出側回線側のバッファメモリを見
かけ上または実際にデータ有り状態にして入側ＦＩＦＯ
メモリに該バッファメモリに向かうセルを滞留させるこ
とで、入側ＦＩＦＯメモリに負荷がかかった状態を作っ
ての負荷印加試験を行う。
ロスコネクト処理部の出側回線側のバッファメモリを見
かけ上または実際にデータ有り状態にして入側ＦＩＦＯ
メモリに該バッファメモリに向かうセルを滞留させるこ
とで、入側ＦＩＦＯメモリに負荷がかかった状態を作っ
ての負荷印加試験を行う。
【００１７】上述の各形態のＡＴＭ試験方式において、
擬似負荷セルを、所定の発生間隔を規定する関数に従っ
て発生して試験対象ＦＩＦＯメモリに印加するようにす
れば、一般的な負荷印加試験を行える。あるいは擬似負
荷セルを、試験対象ＦＩＦＯメモリに常に一定量のセル
が滞留するように印加するようにすれば、一定負荷印加
試験を行える。
擬似負荷セルを、所定の発生間隔を規定する関数に従っ
て発生して試験対象ＦＩＦＯメモリに印加するようにす
れば、一般的な負荷印加試験を行える。あるいは擬似負
荷セルを、試験対象ＦＩＦＯメモリに常に一定量のセル
が滞留するように印加するようにすれば、一定負荷印加
試験を行える。
【００１８】
【実施例】以下、図面を参照して本発明の実施例を説明
する。なお、各図を通じて同じ参照番号が付された回路
は同一機能の回路を表すものとする。図２には本発明の
一実施例としてのＡＴＭ試験方式を行うＡＴＭクロスコ
ネクト処理部の構成例が示される。図中、１1 〜１N は
入側回線＃１〜＃Ｎ対応に設けられた回線対応部、２は
スイッチ部、３1 〜３M は出側回線＃１〜＃Ｍ対応に設
けられた出側ＦＩＦＯメモリであり、これは従来技術で
説明したと同じである。
する。なお、各図を通じて同じ参照番号が付された回路
は同一機能の回路を表すものとする。図２には本発明の
一実施例としてのＡＴＭ試験方式を行うＡＴＭクロスコ
ネクト処理部の構成例が示される。図中、１1 〜１N は
入側回線＃１〜＃Ｎ対応に設けられた回線対応部、２は
スイッチ部、３1 〜３M は出側回線＃１〜＃Ｍ対応に設
けられた出側ＦＩＦＯメモリであり、これは従来技術で
説明したと同じである。
【００１９】この出側ＦＩＦＯメモリ３1 〜３M は出側
回線に送出する有意セル（有意情報を含むセル）が無い
時には有意セルに代えて空セルを送出する機能を備えて
おり、これは従来の回路も同じであり、出側ＦＩＦＯメ
モリ３1 〜３M はそのための空セルを発生する空セル発
生部３０1 〜３０M をそれぞれ備えている。
回線に送出する有意セル（有意情報を含むセル）が無い
時には有意セルに代えて空セルを送出する機能を備えて
おり、これは従来の回路も同じであり、出側ＦＩＦＯメ
モリ３1 〜３M はそのための空セルを発生する空セル発
生部３０1 〜３０M をそれぞれ備えている。
【００２０】本発明の実施例では、負荷試験時など必要
に応じて、この空セル発生部３０1 〜３０M で発生した
空セルを出側ＦＩＦＯメモリ３1 〜３M の入力側に帰還
して対応する出側ＦＩＦＯメモリに入力させる機能を備
えている。
に応じて、この空セル発生部３０1 〜３０M で発生した
空セルを出側ＦＩＦＯメモリ３1 〜３M の入力側に帰還
して対応する出側ＦＩＦＯメモリに入力させる機能を備
えている。
【００２１】以下、この実施例回路による負荷印加試験
について説明する。 （１）まず、一般的な負荷印加試験について述べる。 前述したように、ＡＴＭ伝送では、有意セル間の空き部
分を埋めるタイムフィルとして、その間に空セルが挿入
される。この空セルの挿入の仕方として、一般には出側
ＦＩＦＯメモリ３1 〜３M に有意セルと共に空セルを書
き込むといったことはせず、出側ＦＩＦＯメモリ３1 〜
３Mのセル滞留数（有意セルの滞留数）が“０”の時に
その出力側の伝送路上に空セル発生部３０1 〜３０M で
発生した空セルを出力するようにしている。
について説明する。 （１）まず、一般的な負荷印加試験について述べる。 前述したように、ＡＴＭ伝送では、有意セル間の空き部
分を埋めるタイムフィルとして、その間に空セルが挿入
される。この空セルの挿入の仕方として、一般には出側
ＦＩＦＯメモリ３1 〜３M に有意セルと共に空セルを書
き込むといったことはせず、出側ＦＩＦＯメモリ３1 〜
３Mのセル滞留数（有意セルの滞留数）が“０”の時に
その出力側の伝送路上に空セル発生部３０1 〜３０M で
発生した空セルを出力するようにしている。
【００２２】例えば、図３の（ａ）に示されるように、
通常時においては、有意セル（斜線で示したセル）が間
隔を置いて入力されるが、この有意セルは通常セルの書
込みタイミングに従って出側ＦＩＦＯメモリに書き込ま
れていく。一方、空セル（図中に□で示したセル）であ
れば、出側ＦＩＦＯメモリへの書込みはしない。
通常時においては、有意セル（斜線で示したセル）が間
隔を置いて入力されるが、この有意セルは通常セルの書
込みタイミングに従って出側ＦＩＦＯメモリに書き込ま
れていく。一方、空セル（図中に□で示したセル）であ
れば、出側ＦＩＦＯメモリへの書込みはしない。
【００２３】一方、例えば出側ＦＩＦＯメモリ３K につ
いて擬似負荷試験を行う場合、図３の（ｂ）に示される
ように、擬似負荷用のセル書込みタイミングでセルを印
加する必要があるならば、空セル発生部３０K で発生し
た空セルを入力側に帰還して出側ＦＩＦＯメモリ３K に
その空セルを書き込んでいく。これにより擬似的な負荷
の印加が可能になり、その出側ＦＩＦＯメモリ３K に過
負荷あるいはある程度の負荷がかかった状態でのセルの
廃棄状況などを測定することができる。
いて擬似負荷試験を行う場合、図３の（ｂ）に示される
ように、擬似負荷用のセル書込みタイミングでセルを印
加する必要があるならば、空セル発生部３０K で発生し
た空セルを入力側に帰還して出側ＦＩＦＯメモリ３K に
その空セルを書き込んでいく。これにより擬似的な負荷
の印加が可能になり、その出側ＦＩＦＯメモリ３K に過
負荷あるいはある程度の負荷がかかった状態でのセルの
廃棄状況などを測定することができる。
【００２４】擬似負荷つまり空セルの発生間隔として
は、例えばポアソン分布に従う負荷を与える時にはポア
ソンの確率関数ｐ（χ）、分布関数Ｐ（χ）を利用して
発生間隔を決定できる。 確率関数：ｐ（χ）＝ｅ-m（ｍx ／χ！） 分布関数：Ｐ（χ）＝Σｐ（ｋ） （但しΣはｋ＝０
からχまでの和） またポアソン分布ではなく指数分布関数あるいはその他
の擬似負荷試験用の発生確率関数によってもよい。
は、例えばポアソン分布に従う負荷を与える時にはポア
ソンの確率関数ｐ（χ）、分布関数Ｐ（χ）を利用して
発生間隔を決定できる。 確率関数：ｐ（χ）＝ｅ-m（ｍx ／χ！） 分布関数：Ｐ（χ）＝Σｐ（ｋ） （但しΣはｋ＝０
からχまでの和） またポアソン分布ではなく指数分布関数あるいはその他
の擬似負荷試験用の発生確率関数によってもよい。
【００２５】 （２）次に一定負荷印加試験について述べる。 この一定負荷印加試験では、出側ＦＩＦＯメモリ３K の
セル滞留数を監視しそれをフィードバックして出側ＦＩ
ＦＯメモリ３K への空セル書込み数を制御することで、
出側ＦＩＦＯメモリ３K に常に一定数以上のセルを滞留
させるようにして、セル廃棄状況等を測定するものであ
り、セル滞留数の設定を順次に変えていき種々のセルの
滞留数についてその特性を調べることでＡＴＭクロスコ
ネクト処理部の負荷特性のいわゆる静特性を得ることも
できる。
セル滞留数を監視しそれをフィードバックして出側ＦＩ
ＦＯメモリ３K への空セル書込み数を制御することで、
出側ＦＩＦＯメモリ３K に常に一定数以上のセルを滞留
させるようにして、セル廃棄状況等を測定するものであ
り、セル滞留数の設定を順次に変えていき種々のセルの
滞留数についてその特性を調べることでＡＴＭクロスコ
ネクト処理部の負荷特性のいわゆる静特性を得ることも
できる。
【００２６】この一定負荷印加の場合、図４の（ａ）に
示されるように、前述の図３の（ａ）と同様に通常時に
おいてセルが有意セル（斜線のセル）であれば、通常セ
ルの書込みタイミングに従って出側ＦＩＦＯメモリ３K
にその有意セルが書き込まれる。一方、セルが空セル
（図中の□で示したセル）であれば、出側ＦＩＦＯメモ
リ３K への書込みは行わない。
示されるように、前述の図３の（ａ）と同様に通常時に
おいてセルが有意セル（斜線のセル）であれば、通常セ
ルの書込みタイミングに従って出側ＦＩＦＯメモリ３K
にその有意セルが書き込まれる。一方、セルが空セル
（図中の□で示したセル）であれば、出側ＦＩＦＯメモ
リ３K への書込みは行わない。
【００２７】一方、例えば出側ＦＩＦＯメモリ３K につ
いての一定負荷印加試験時には、図４の（ｂ）に示され
るように、出側ＦＩＦＯメモリ３K 内のセル滞留数を監
視し、そのセル滞留数が所定の設定値を下回るなどして
セル書込みタイミングでセルを印加する必要があるなら
ば、その時、空セルが出側ＦＩＦＯメモリ３K に書き込
まれる。つまり、出側ＦＩＦＯメモリ３K のセル滞留数
が所定の設定値以下の時には、出側ＦＩＦＯメモリ３K
への空セルの書込みを指示する。このようにして一定負
荷印加を行って特性をとることで、最大遅延時間等を計
測する環境を作り出すことができる
いての一定負荷印加試験時には、図４の（ｂ）に示され
るように、出側ＦＩＦＯメモリ３K 内のセル滞留数を監
視し、そのセル滞留数が所定の設定値を下回るなどして
セル書込みタイミングでセルを印加する必要があるなら
ば、その時、空セルが出側ＦＩＦＯメモリ３K に書き込
まれる。つまり、出側ＦＩＦＯメモリ３K のセル滞留数
が所定の設定値以下の時には、出側ＦＩＦＯメモリ３K
への空セルの書込みを指示する。このようにして一定負
荷印加を行って特性をとることで、最大遅延時間等を計
測する環境を作り出すことができる
【００２８】図５には本発明の他の実施例としてのＡＴ
Ｍ試験方式によるＡＴＭクロスコネクト処理部が示され
る。図中、回線対応部１1 〜１N、スイッチ部２、出側
ＦＩＦＯメモリ３1 〜３N は従来例で示したものと同じ
である。相違点としてスイッチ部２の入力側に擬似負荷
発生処理部７が設けられており、この擬似負荷発生処理
部７で発生した擬似負荷（例えば空セルなどのダミーセ
ル）をスイッチ部２を介して試験対象とする出側ＦＩＦ
Ｏメモリ３K に入力できるようになっている。
Ｍ試験方式によるＡＴＭクロスコネクト処理部が示され
る。図中、回線対応部１1 〜１N、スイッチ部２、出側
ＦＩＦＯメモリ３1 〜３N は従来例で示したものと同じ
である。相違点としてスイッチ部２の入力側に擬似負荷
発生処理部７が設けられており、この擬似負荷発生処理
部７で発生した擬似負荷（例えば空セルなどのダミーセ
ル）をスイッチ部２を介して試験対象とする出側ＦＩＦ
Ｏメモリ３K に入力できるようになっている。
【００２９】このように構成することで、一般的な負荷
印加試験時には擬似負荷発生処理部７でポアソン分布あ
るいは指数分布などに従ったセル発生間隔で試験対象と
する出側ＦＩＦＯメモリ３K へ向かうダミーセルを発生
して、スイッチ部２経由でその対象とるす出側ＦＩＦＯ
メモリ３K に入力してやり、負荷試験を行う。
印加試験時には擬似負荷発生処理部７でポアソン分布あ
るいは指数分布などに従ったセル発生間隔で試験対象と
する出側ＦＩＦＯメモリ３K へ向かうダミーセルを発生
して、スイッチ部２経由でその対象とるす出側ＦＩＦＯ
メモリ３K に入力してやり、負荷試験を行う。
【００３０】また一定負荷印加試験時には、試験対象と
する出側ＦＩＦＯメモリ３K のセル滞留数を監視し、そ
の滞留数が一定値となるように擬似負荷発生処理部７で
ダミーセルを発生して、それをスイッチ部２経由で出側
ＦＩＦＯメモリ３K に入力してやる。
する出側ＦＩＦＯメモリ３K のセル滞留数を監視し、そ
の滞留数が一定値となるように擬似負荷発生処理部７で
ダミーセルを発生して、それをスイッチ部２経由で出側
ＦＩＦＯメモリ３K に入力してやる。
【００３１】図６には本発明のまた他の実施例としての
ＡＴＭ試験方式によるＡＴＭクロスコネクト処理部が示
される。この実施例は入側ＦＩＦＯ方式のＡＴＭクロス
コネクト処理部に本発明を適用したものである。図中、
入側ＦＩＦＯメモリ４1 〜４N 、スイッチ部２、バッフ
ァメモリ５1 〜５M は従来例で説明したものと同じであ
る。、相違点として、スイッチ部２の入力側に擬似負荷
発生処理部７を備えており、この擬似負荷発生処理部７
で発生した擬似負荷を試験対象とする入側ＦＩＦＯメモ
リ４K に入力できるようになっている。
ＡＴＭ試験方式によるＡＴＭクロスコネクト処理部が示
される。この実施例は入側ＦＩＦＯ方式のＡＴＭクロス
コネクト処理部に本発明を適用したものである。図中、
入側ＦＩＦＯメモリ４1 〜４N 、スイッチ部２、バッフ
ァメモリ５1 〜５M は従来例で説明したものと同じであ
る。、相違点として、スイッチ部２の入力側に擬似負荷
発生処理部７を備えており、この擬似負荷発生処理部７
で発生した擬似負荷を試験対象とする入側ＦＩＦＯメモ
リ４K に入力できるようになっている。
【００３２】試験方法としては、一般的な負荷試験の時
には擬似負荷発生処理部７で所定の発生確率分布で発生
した擬似負荷を試験対象の入側ＦＩＦＯメモリ４K に入
力させて負荷試験を行い、一定負荷試験時には試験対象
の入側ＦＩＦＯメモリ４K のセル滞留数を監視してそれ
が一定値になるように擬似負荷発生処理部７で擬似負荷
を発生して試験対象の入側ＦＩＦＯメモリ４K に入力し
て一定負荷試験を行う。
には擬似負荷発生処理部７で所定の発生確率分布で発生
した擬似負荷を試験対象の入側ＦＩＦＯメモリ４K に入
力させて負荷試験を行い、一定負荷試験時には試験対象
の入側ＦＩＦＯメモリ４K のセル滞留数を監視してそれ
が一定値になるように擬似負荷発生処理部７で擬似負荷
を発生して試験対象の入側ＦＩＦＯメモリ４K に入力し
て一定負荷試験を行う。
【００３３】本発明の実施にあたっては上述の各実施例
の外にも種々の変形形態が可能である。例えば入側ＦＩ
ＦＯ方式のＡＴＭクロスコネクト処理部の場合、上述の
実施例で説明したようにスイッチ部２の入力側に擬似負
荷発生処理部７を設けて負荷印加状態を作る代わりに、
擬似負荷発生処理部７を設けず、スイッチ部２の出力側
の所定のバッファメモリ５L を常にセルが滞留している
ように見せかける制御信号を人為的に発生し（あるいは
そのバッファメモリ５L からのデータ読出しを禁止して
実際にデータ滞留状態にし）、それによりそのバッファ
メモリ５L へのセルの入力を禁止することで、そのバッ
ファメモリ５L に向かうセル（すなわち出側回線＃Ｌに
向かうセル）が連続的に入力される試験対象の入側ＦＩ
ＦＯメモリ４K にそれらのセルが滞留するようにし、そ
れによりその入側ＦＩＦＯメモリ４K の負荷印加試験を
行うようにしてもよい。
の外にも種々の変形形態が可能である。例えば入側ＦＩ
ＦＯ方式のＡＴＭクロスコネクト処理部の場合、上述の
実施例で説明したようにスイッチ部２の入力側に擬似負
荷発生処理部７を設けて負荷印加状態を作る代わりに、
擬似負荷発生処理部７を設けず、スイッチ部２の出力側
の所定のバッファメモリ５L を常にセルが滞留している
ように見せかける制御信号を人為的に発生し（あるいは
そのバッファメモリ５L からのデータ読出しを禁止して
実際にデータ滞留状態にし）、それによりそのバッファ
メモリ５L へのセルの入力を禁止することで、そのバッ
ファメモリ５L に向かうセル（すなわち出側回線＃Ｌに
向かうセル）が連続的に入力される試験対象の入側ＦＩ
ＦＯメモリ４K にそれらのセルが滞留するようにし、そ
れによりその入側ＦＩＦＯメモリ４K の負荷印加試験を
行うようにしてもよい。
【００３４】またバス方式のＡＴＭクロスコネクト処理
部についても、上述の擬似負荷発生処理部で発生した擬
似負荷を入側あるいは出側のＦＩＦＯメモリに印加した
り、あるいは空セル発生部で発生した空セルを印加した
りして、負荷印加試験を行うことができる。
部についても、上述の擬似負荷発生処理部で発生した擬
似負荷を入側あるいは出側のＦＩＦＯメモリに印加した
り、あるいは空セル発生部で発生した空セルを印加した
りして、負荷印加試験を行うことができる。
【００３５】
【発明の効果】以上に説明したように、本発明によれ
ば、負荷試験などのＡＴＭ試験を小さな装置規模で簡単
に行えるようになる。特に本発明によれば、専用の測定
器がまだ出そろわないＡＴＭ普及の過渡期においても、
特別の測定器なしに負荷印加試験等のシステム試験が行
る。
ば、負荷試験などのＡＴＭ試験を小さな装置規模で簡単
に行えるようになる。特に本発明によれば、専用の測定
器がまだ出そろわないＡＴＭ普及の過渡期においても、
特別の測定器なしに負荷印加試験等のシステム試験が行
る。
【図１】本発明に係る原理説明図である。
【図２】本発明の一実施例としてのＡＴＭ試験方式によ
るＡＴＭクロスコネクト処理部を示すブロック図であ
る。
るＡＴＭクロスコネクト処理部を示すブロック図であ
る。
【図３】実施例装置による一般的負荷印加試験を説明す
る図である。
る図である。
【図４】実施例装置による一定負荷印加試験を説明する
図である。
図である。
【図５】本発明の他の実施例としてのＡＴＭ試験方式に
よるＡＴＭクロスコネクト処理部を示すブロック図であ
る。
よるＡＴＭクロスコネクト処理部を示すブロック図であ
る。
【図６】本発明のまた他の実施例としてのＡＴＭ試験方
式によるＡＴＭクロスコネクト処理部を示すブロック図
である。
式によるＡＴＭクロスコネクト処理部を示すブロック図
である。
【図７】ＡＴＭ多重伝送装置の構成の概要を示すブロッ
ク図である。
ク図である。
【図８】出側ＦＩＦＯ方式のＡＴＭクロスコネクト処理
部の従来例を示すブロック図である。
部の従来例を示すブロック図である。
【図９】入側ＦＩＦＯ方式のＡＴＭクロスコネクト処理
部の従来例を示すブロック図である。
部の従来例を示すブロック図である。
【図１０】バス方式のＡＴＭクロスコネクト処理部の従
来例を示すブロック図である。
来例を示すブロック図である。
１1 〜１N 回線対応部 ２ スイッチ部 ３1 〜３M 出側ＦＩＦＯメモリ ４1 〜４N 入側ＦＩＦＯメモリ ５1 〜５M １セルのバッファメモリ バスマトリクススイッチ ７ 擬似負荷発生処理部 ３０1 〜３０M 空セル発生部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 12/26 Ｈ０４Ｑ 11/04 9076−5Ｋ Ｈ０４Ｑ 11/04 Ｒ 9076−5Ｋ Ｌ (72)発明者 関端 理 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 田中 堅二 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 八田 裕之 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 古家 礼子 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (6)
- 【請求項１】 ＡＴＭクロスコネクト処理部の入側およ
び／または出側のＦＩＦＯメモリ（１１・・・）に強制
的に擬似負荷セルを書き込む書込み手段（１２・・・）
を設け、ＡＴＭ試験時に該書込み手段によって試験対象
のＦＩＦＯメモリに擬似負荷セルを書き込んでＦＩＦＯ
メモリの負荷試験を行うようにしたＡＴＭ試験方式。 - 【請求項２】 該擬似負荷セルは出側回線に送出される
有意セル間のタイムフィルとして挿入される空セルであ
る請求項１または２記載のＡＴＭ試験方式。 - 【請求項３】 ＡＴＭクロスコネクト処理部に擬似負荷
セルを発生する擬似負荷セル発生処理手段を設け、ＡＴ
Ｍ試験時に該擬似負荷セル発生処理手段で発生した擬似
負荷セルを、試験対象の入側ＦＩＦＯメモリに直接に、
および／または、スイッチ部経由で試験対象の出側ＦＩ
ＦＯメモリに書き込んでＦＩＦＯメモリの負荷試験を行
うようにしたＡＴＭ試験方式。 - 【請求項４】 ＡＴＭクロスコネクト処理部の出側回線
側のバッファメモリを見かけ上または実際にデータ有り
状態にして入側ＦＩＦＯメモリに該バッファメモリに向
かうセルを滞留させることで、入側ＦＩＦＯメモリの負
荷試験を行うようにしたＡＴＭ試験方式。 - 【請求項５】 該擬似負荷セルは所定の発生間隔を規定
する関数に従って発生されて試験対象ＦＩＦＯメモリに
印加される請求項１〜４の何れかに記載のＡＴＭ試験方
式。 - 【請求項６】 該擬似負荷セルは試験対象ＦＩＦＯメモ
リに一定量のセルが滞留するように印加される請求項１
〜４の何れかに記載のＡＴＭ試験方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3268229A JPH0583291A (ja) | 1991-09-19 | 1991-09-19 | Ａｔｍ試験方式 |
| US08/447,639 US5608719A (en) | 1991-09-19 | 1995-05-23 | ATM multiplex transmission system having test equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3268229A JPH0583291A (ja) | 1991-09-19 | 1991-09-19 | Ａｔｍ試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0583291A true JPH0583291A (ja) | 1993-04-02 |
Family
ID=17455707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3268229A Pending JPH0583291A (ja) | 1991-09-19 | 1991-09-19 | Ａｔｍ試験方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5608719A (ja) |
| JP (1) | JPH0583291A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0730552A (ja) * | 1993-07-13 | 1995-01-31 | Nec Corp | Ａｔｍスイッチ過負荷試験装置 |
| US6643257B1 (en) | 2000-01-04 | 2003-11-04 | International Business Machines Corporation | Verifying performance of a buffering and selection network device |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5838689A (en) * | 1995-07-11 | 1998-11-17 | Matsushita Electric Industrial Co., Ltd | Cell Receiver |
| KR100212064B1 (ko) | 1997-05-21 | 1999-08-02 | 윤종용 | 2n X n 다중화 스위치 구조 |
| US6160811A (en) * | 1997-09-12 | 2000-12-12 | Gte Internetworking Incorporated | Data packet router |
| JPH11154954A (ja) * | 1997-11-20 | 1999-06-08 | Hitachi Ltd | Ａｔｍスイッチ |
| SE513988C2 (sv) | 1998-03-30 | 2000-12-04 | Ericsson Telefon Ab L M | Förfarande och anordning för alstring av interferens över luftgränssnittet i ett cellulärt nät |
| US6882659B1 (en) | 1999-09-20 | 2005-04-19 | Telefonaktiebolaget Lm Ericsson (Publ) | Wide area network synchronization |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1297567C (en) * | 1987-02-06 | 1992-03-17 | Kazuo Hajikano | Self routing-switching system |
| JP2755402B2 (ja) * | 1987-09-16 | 1998-05-20 | 富士通株式会社 | 自己ルーチング交換システムおよび非同期転送モード交換システム |
| JPH021671A (ja) * | 1988-03-17 | 1990-01-05 | Toshiba Corp | パケット交換機の負荷制御方式 |
| US5101404A (en) * | 1988-08-26 | 1992-03-31 | Hitachi, Ltd. | Signalling apparatus for use in an ATM switching system |
| US5214642A (en) * | 1989-02-21 | 1993-05-25 | Hitachi, Ltd. | ATM switching system and adaptation processing apparatus |
| JP2964151B2 (ja) * | 1989-07-03 | 1999-10-18 | 富士通株式会社 | 通信制御方式 |
| JP2964457B2 (ja) * | 1989-12-05 | 1999-10-18 | 株式会社日立製作所 | 通信処理装置 |
| JP2738106B2 (ja) * | 1990-02-06 | 1998-04-08 | 日産自動車株式会社 | 多重通信制御装置 |
| JPH04127743A (ja) * | 1990-09-19 | 1992-04-28 | Fujitsu Ltd | 広帯域ｉｓｄｎにおける伝送路試験方式 |
| US5313453A (en) * | 1991-03-20 | 1994-05-17 | Fujitsu Limited | Apparatus for testing ATM channels |
| JP2892180B2 (ja) * | 1991-04-30 | 1999-05-17 | 富士通株式会社 | Ａｔｍクロスコネクト装置の監視方式 |
-
1991
- 1991-09-19 JP JP3268229A patent/JPH0583291A/ja active Pending
-
1995
- 1995-05-23 US US08/447,639 patent/US5608719A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0730552A (ja) * | 1993-07-13 | 1995-01-31 | Nec Corp | Ａｔｍスイッチ過負荷試験装置 |
| US6643257B1 (en) | 2000-01-04 | 2003-11-04 | International Business Machines Corporation | Verifying performance of a buffering and selection network device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5608719A (en) | 1997-03-04 |
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