JPH05244195A - スイッチ回路並びにスイッチのテスト方法及びそのテスト回路 - Google Patents

Abstract

(57)【要約】 【目的】 行列状に構成された一組のスイッチを簡易に
テストする。 【構成】 入線Ｉ０〜Ｉ７は入力用データラッチ１を介
して空間スイッチ２に接続され、空間スイッチ２はノー
マル／テスト切り替えスイッチ１２に接続される。ノー
マル／テスト切り替えスイッチ１３は、シリアルパラレ
ル変換回路３、共通バッファメモリ４、パラレルシリア
ル変換回路５を介して接続されている。空間スイッチ６
はノーマル／テスト切り替えスイッチ１３に接続され
る。出線Ｏ０〜Ｏ７は出力用のデータラッチ８を介して
空間スイッチ６に接続される。検査時にはスイッチ２，
６はその接続状態を転置接続発生回路１０によって互い
に転置の関係とし、スイッチ１２，１３によって直接接
続される。 【効果】 動作が正常か否かの判定において期待値とし
て入線に与える所定のデータをそのまま用いる事ができ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、スイッチ回路、特に
ＡＴＭスイッチのテスト技術に関するものである。

【０００２】

【従来の技術】広帯域ＩＳＤＮではＡＴＭ（Ａｓｙｎｃ
ｈｒｏｎｏｕｓ ＴｒａｎｓｆｅｒＭｏｄｅ：非同期転
送モード）と呼ばれるデータの転送方式が採用されてい
る。これは複数の情報発信元、例えば複数の放送局から
複数の受信元、例えば家庭へ情報を転送する際、交換局
において情報を振り分ける方式の一つである。

【０００３】この方式では、様々なビットレートの情報
はすべてセルと呼ばれる固定長のブロック（固定長パケ
ット）に分割され、高速に、例えば１５０Ｍｂｐｓで転
送／交換される。セルは標準的には５３バイトの信号か
ら成り、その一部はヘッダと呼ばれ、出力先を特定する
情報等が含まれている。なお付加的に１セルの情報を増
やしてそのバイト数を増すこともある。

【０００４】回線上のセルは非同期であるが、交換局で
は回線を多重／分割してビットレートを揃え、セル位相
をあわせてセル単位で処理する。

【０００５】そのセルの交換を行う中心部となるのがＡ
ＴＭスイッチであり、最近盛んに回路化が行われてい
る。交換の際には一つの出力先に複数のセルが集中する
ことがある。このため、ＡＴＭスイッチでは必ずセルの
待ち合わせを行うためのバッファメモリが必要となる。
ＡＴＭスイッチの構成は、このスイッチ内にあるバッフ
ァメモリの存在する場所で分類できる。バッファメモリ
をスイッチングする前に置く入力バッファ形スイッチ方
式、スイッチングした後に置く出力バッファ形スイッチ
方式、あるいは各入力からきたセルを多重化し、各出力
に対して共有できる共通バッファメモリにバッファリン
グする共通バッファ形スイッチ方式などが代表的なもの
である。

【０００６】図１７に、1991 International Solid-Sta
te Circuits Conference,Digest ofTechnical Papers,p
p.242-243に記載された共通バッファ形スイッチ方式の
ＡＴＭスイッチの構成を表す概念図を示す。全ての入線
１０１と出線１０２は唯１つのＦＩＦＯバッファメモリ
１０３を共有する。入線１０１から入力されたセルはセ
ルマルチプレクサ１０４を通してＦＩＦＯバッファメモ
リ１０３に書き込まれ、またＦＩＦＯバッファメモリ１
０３から読み出されたセルはセルデマルチプレクサ１０
５を介して、出線１０２に出力される。同じ出線に出力
されるセルが２つ以上の入線から入力された場合には、
一時的にＦＩＦＯバッファメモリ１０３のなかで待たさ
れる。もしＦＩＦＯバッファメモリ１０３がいっぱいで
あれば、そのセルは廃棄される。

【０００７】このように共通バッファ形方式の回路で
は、大容量、高速のＦＩＦＯバッファメモリが必要とさ
れる。広帯域ＩＳＤＮでは、ビットレートが１５５．５
２Ｍｂｐｓであるため８×８構成のＡＴＭスイッチで
は、約１．２Ｇｂｐｓ（１５０Ｍｂｐｓ×８）のスルー
プットが要求される。また、セルの廃棄率を十分小さく
抑えるためには、ＦＩＦＯバッファメモリには２，３百
個程度のセルを蓄えられるだけの容量が必要とされる。

【０００８】図１８に、図１７に示したＡＴＭスイッチ
のより詳細な構成を示す。データは各入線に対して４ビ
ット並列で入力される。入力されたデータはシリアルパ
ラレル変換を行うセルマルチプレクサ１０４により、１
２８ビット（４×３２）の並列データに変換されて共通
バッファメモリ１０３に書き込まれる。アドレス発生回
路１０６は、セルが持っているヘッダからそのセルの出
力されるべき出線を検出し、これに対応してＦＩＦＯバ
ッファメモリ１０３のアドレスを指示する。読出された
１２８ビットの並列データは３２：１のパラレルシリア
ル変換能力を有するセルデマルチプレクサ１０５により
再び４ビット並列に変換され、出線に出力される。な
お、アドレス制御回路１０７はアドレス発生回路１０６
から指示されたアドレスに対応して、ＦＩＦＯメモリの
書き込み／読み出し時のアドレスをコントロールする。

【０００９】このような共通バッファ形スイッチ方式は
バッファメモリの総容量を少なくするという面で有効で
ある。しかし、入力データを多重化してひとつの大きな
共通バッファメモリに高速に書き込み、高速に読み出し
て出線に出力する方式であるため、メモリのアクセス速
度は非常に早いことが要求されていた。

【００１０】このような欠点を解消するために共通バッ
ファ形スイッチ方式の利点を生かしつつ、バッファメモ
リのアクセス速度を抑えたスイッチング方式として、バ
ッファメモリを複数に分割する方式が考えられている。

【００１１】

【発明が解決しようとする課題】しかしこの方式を実現
するには行列状に構成された一組のスイッチを用いなけ
ればならず、このスイッチを含んだスイッチ回路のテス
トには長いテストパターンを必要とするという問題点が
あった。

【００１２】例えば、数十セル分の入力データとそのデ
ータがいずれへ出力されるかについてのテストパターン
を与える必要がある。また、出力されたデータが正しい
か否かを判定するための期待値をテスタに与える必要が
あった。

【００１３】この発明は上記の問題点を解決するために
なされたもので、一組のスイッチを容易にテストするこ
とができるスイッチのテスト方法と、このテスト方法が
容易に適用できるスイッチ回路を提供することを目的と
する。

【００１４】

【課題を解決するための手段】この発明にかかるスイッ
チのテスト方法は、複数の所定数の入力に対して所定の
処理を行い、所定数と同数の出力を得る信号処理部と、
行列状に構成され、所定の処理の前において一の所定の
交換を行う一のスイッチと、行列状に構成され、所定の
処理の後において他の所定の交換を行う他のスイッチ
と、を備えた信号伝送系を検査するスイッチのテスト方
法である。そして、（ａ）一のスイッチの内部の接続を
示す行列と他のスイッチの内部の接続を示す行列とを転
置の関係にする工程と、（ｂ）信号処理部を迂回して一
のスイッチと他のスイッチとを接続する工程と、（ｃ）
一のスイッチに所定のデータを入力する工程と、（ｄ）
他のスイッチから得たデータを、所定のデータと一致す
るか否かを判断する工程と、を備える。

【００１５】この発明にかかるスイッチ回路は、複数の
所定数の入線と、所定数であって入線に接続される入力
端及び所定数であって前記入力端に入力されたデータに
第１の所定の変換を行って生成される処理データを出力
する出力端を有し、行列状に構成される一のスイッチ
と、一のスイッチに接続された共通端と、第１及び第２
端とを有する第１切り替えスイッチと、第１切り替えス
イッチの第１端に接続された入力端と出力端とを有する
信号処理部と、信号処理部の出力端に接続された第１端
と、第１切り替えスイッチの第２端に接続された第２端
と、共通端を有する第２切り替えスイッチと、所定数で
あって第２切り替えスイッチの共通端に接続される入力
端及び所定数と同数であって通常動作時には信号処理部
の出力に第２の所定の交換を、検査時には処理データに
第３の所定の交換を行って生成する出力データを出力す
る出力端を有し、行列状に構成される他のスイッチと、
他のスイッチの出力端に接続された所定数の出線と、通
常動作時には第１及び第２切り替えスイッチの各々の共
通端を第１端に接続し、検査時には第１及び第２切り替
えスイッチの各々の共通端を第２端に接続するように第
１及び第２切り替えスイッチを制御する切り替え制御回
路とを備える。

【００１６】望ましくは、他のスイッチに接続され、他
のスイッチの接続状態を制御し、第３の所定の交換を表
す行列を第１の所定の交換を表す行列と転置の関係とす
る転置接続発生回路を更に備える。

【００１７】また、望ましくは、入線に接続される第１
入力端と、出線に接続される第２入力端と、入力された
データを期待値として出力データを判定した結果を出力
する出力端とを有する判定回路を更に備える。

【００１８】この発明にかかるスイッチのテスト回路
は、各々が、第１の数で並列に入力するデータを所定の
接続条件に従って伝達し、第２の数で並列に出力するよ
うに行列状に構成された、１組のスイッチと、１組のス
イッチの各々に等しくテストパターンを与えるパターン
入力部と、テストパターンを受けて一方のスイッチが出
力する第１の出力と、テストパターンを受けて他方のス
イッチが出力する第２の出力とが一致するか否かを検出
する一致検出部と、第１の出力をパターン入力部に帰還
する帰還手段と、を備える。そして、パターン入力部
は、第１の出力に基づいてテストパターンを更新する。

【００１９】パターン入力部は、第１の出力に基づいて
テストパターンを更新する論理演算部を有する。

【００２０】あるいは帰還手段は、第１の出力を任意の
時間遅延させる遅延部を有する。

【００２１】

【作用】この発明に係るスイッチのテスト方法は、行列
状に構成された一のスイッチの接続状態を表す行列と、
行列状に構成された他のスイッチの接続状態を表す行列
とを転置の関係にしてテストするので、一のスイッチに
入力した所定のデータと同じデータが、他のスイッチか
ら出力されるか否かにより、これらのスイッチが正常に
動作しているか否かを判定する。

【００２２】またこの発明に係るスイッチ回路は、検査
時には信号処理部を迂回して入線側に設けられた一のス
イッチと出線側に設けられた他のスイッチとが直接接続
されるので、これらのスイッチを信号処理部と別途検査
することができる。

【００２３】更には一のスイッチの接続状態を表す行列
と、行列状に構成された他のスイッチの接続状態を表す
行列とを転置の関係にしてテストするので、一のスイッ
チの接続状態によらず、入線に与える所定のデータをそ
のまま期待値に使用してこれらのスイッチが正常に動作
しているか否かを判定することができる。

【００２４】特に転置の関係を実現する転置接続発生回
路を設けることにより、他のスイッチの接続状態を表す
行列を、自動的に一のスイッチの接続状態を表す行列と
転置の関係にすることができる。

【００２５】ここで「転置」とは、一の正方行列のｉ行
ｊ列の要素が、他の正方行列のｊ行ｉ列の要素と等しい
関係を指す。

【００２６】またこの発明に係るスイッチのテスト回路
は、一方のスイッチの出力に基づいてテストパターンを
更新する。

【００２７】

【実施例】第１実施例．この発明の第１実施例を、８×
８のマトリックスに展開した共通バッファ形スイッチ方
式のＡＴＭスイッチを用いて説明する。但し、ＡＴＭス
イッチは８個並列に接続して使用されるので、１セルあ
たりのビット数は標準的には５３ビット（５３バイト／
８）であるが、以下では付加的に２ビット増加した５５
ビットのセルを扱う。

【００２８】図１はＡＴＭスイッチの構成を示すブロッ
ク図である。８本の入線Ｉ０〜Ｉ７は入力用のデータラ
ッチ（ＤＩＬ）１を介して、入線側の１個の空間スイッ
チ（ＳＷ）２に接続される。

【００２９】ノーマル／テスト切り替えスイッチ１２が
ノーマル側１２ａに切り替えられている場合には、空間
スイッチ２はシリアルパラレル変換回路（Ｓ／Ｐ）３を
介して共通バッファメモリ（ＳＢＭ）４に接続される。
共通バッファメモリ４は通常のシングルポートＲＡＭで
あり、１個当り数Ｋビットの容量を持つ。

【００３０】ノーマル／テスト切り替えスイッチ１３が
ノーマル側１３ａに切り替えられている場合には、出線
側の３個の空間スイッチ（ＳＷ）６は３個のパラレルシ
リアル変換回路（Ｐ／Ｓ）５のそれぞれを介して共通バ
ッファメモリ４に接続される。出線Ｏ０〜Ｏ７はセレク
タ（ＳＥＬ）７、出力用のデータラッチ（ＤＯＬ）８を
介して空間スイッチ６に接続される。

【００３１】空間スイッチ２，６はマトリックス状のク
ロスポイントスイッチにより実現され、ここでは８×８
の正方マトリックス状に形成されているものを用いてい
る。

【００３２】空間スイッチ６には転置接続発生回路１０
が接続される。ＳＷ／ＳＢＭ制御回路９にはクロックＣ
ＬＫ、フレームパルスＦＰ、制御信号ＣＳが入力され、
空間スイッチ２，６、共通バッファメモリ４及び転置接
続発生回路１０に接続される。データラッチ１，８の出
力端には判定回路１１が接続されている。

【００３３】このように構成されたＡＴＭスイッチの通
常時の動作（ノーマル動作）について説明する。入線Ｉ
０〜Ｉ７から入力されたデータはデータラッチ１でラッ
チされたのち、共通バッファメモリに空間スイッチ２を
介して共通バッファメモリ４に書き込まれる。空間スイ
ッチ２における接続は、現在最もすいている共通バッフ
ァメモリ４から優先的に書き込まれるように設定され
る。このような設定は、図示しないコントロールチップ
からの制御信号を受けたＳＷ／ＳＢＭ制御回路９が行
う。またこの接続については、一つのセルが処理される
期間（１スロット）前に指示があり、セルの区切り目で
一斉に切り替えられる。

【００３４】空間スイッチ２から出力されたシリアルデ
ータは、共通バッファメモリ４の動作速度を上げること
なくセルの処理速度を向上するために設けられたシリア
ルパラレル変換回路３によって１セル（５５ビット）毎
に１４、１４、１４、１３ビットのパラレルデータに変
換され、共通バッファメモリ４の指定されたアドレスに
かきこまれる。共通バッファメモリ４の書き込みアドレ
スはＳＷ／ＳＢＭ制御回路９によって制御される。

【００３５】同一の共通バッファメモリ４から複数のセ
ルを読み出す場合に起こるブロッキングを回避するた
め、共通バッファメモリ４に１回の書き込みを行う１４
（１３）クロック間に共通バッファメモリ４から３回の
読み出しを行う。つまり共通バッファメモリ４へは１ス
ロット中、４×（１＋３）＝１６回のアクセスがある。

【００３６】この３回の読み出しのために、出線側には
パラレルシリアル変換回路５が３個設けられている。パ
ラレルシリアル変換回路５は、共通バッファメモリ４の
所定のアドレスに格納されたセルを、指示されたタイミ
ングで読み出し、１４ビット単位でパラレル・シリアル
変換する。この所定のアドレスは、図示しないコントロ
ールチップから指示され、ＳＷ／ＳＢＭ制御回路９によ
って制御される。ここで１回目、２回目によみだされた
セルは３回目に読み出されたセルとのタイミングをあわ
せるため、図示しないラッチ回路においてそれぞれ所定
のクロック間だけ待たされる。

【００３７】これらの３個のセルに対応して、空間スイ
ッチ６も３個設けられている。３個の空間スイッチの出
力のうち、どれが出力ラッチ８を介して出線Ｏ０〜Ｏ７
に出力されるかは、セレクタによって選択される。

【００３８】選択された空間スイッチ６の出力が、出線
Ｏ０〜Ｏ７のいずれに出力されるかは、図示しないコン
トロールチップからの指示により決定される。即ち制御
信号を受けたＳＷ／ＳＢＭ制御回路９がクロスポイント
スイッチの接続関係を設定する。このようなノーマル動
作における信号の交換方法は、例えば本出願人による特
願平１−２７５６４５号公報に開示されている。

【００３９】図２に一般的なｎ（ビット）×ｎ（ビッ
ト）のクロスポイントスイッチの構造を示す。１番目、
２番目、…、ｎ番目の入力は、いずれも入力ラッチ６７
１を介してそれぞれ入力データ線Ｋ１，Ｋ２，…，Ｋｎ
に与えられる。一方、１番目、２番目、…、ｎ番目の出
力は、いずれも出力ラッチ６８１を介してそれぞれ出力
データ線Ｎ１，Ｎ２，…，Ｎｎから与えられる。

【００４０】入力データ線と出力データ線との交点のそ
れぞれにはクロスポイントスイッチの一単位６００が設
けられ、入力データ線と出力データ線との接続／非接続
を行う。入力データ線に対応するｎ本のワード線ＷＬ１
〜ＷＬｎを１本ずつ立ち上げて、その対応する入力デー
タ線と接続すべき出力データ線に対応するビット線ＢＬ
１〜ＢＬｎの情報に基づいて接続／非接続を行う。ワー
ド線ＷＬ１〜ＷＬｎ及びビット線ＢＬ１〜ＢＬｎの制御
はそれぞれワード線制御回路６２１及びビット線制御回
路６３１が行っている。

【００４１】図３にクロスポイントスイッチの構造の一
単位６００の内部構成を示す。入力データ線（Ｋj ）６
７がどの出力データ線と接続されるかは、ビット線であ
る接続データセット線６３によって決定される。接続デ
ータセット線６３及びアップデート線６４はそれぞれマ
スタラッチ６１の入力及びスレーブラッチ６０のクロッ
クを与える。スレーブラッチ６０には現在のスロットで
の接続状態が、マスタラッチ６１には次のスロットでの
接続状態が、それぞれ与えられる。

【００４２】マスタラッチ６１のクロックはワード線で
ある行選択デコーダ線６２によって与えられる。よって
行選択デコーダ線６２によって入力データ線Ｋj が出力
データ線（Ｎk ）６８に接続されると決定すれば、アッ
プデート線６４にのっている信号によってマスタラッチ
６１にロードされていた接続データセット線６３の内容
が、スレーブラッチ６０を介してトライステートバッフ
ァ６９に与えられ（ここでは入力データ線Ｋj が選択さ
れているので）、これを活性化する。

【００４３】さて第１実施例においては、ノーマル／テ
スト切り替えスイッチ１２，１３及びこれらを制御する
ノーマル／テスト切り替え回路１４が、空間スイッチ
２，６のテストを容易にする。以下テストモード時の動
作（テスト動作）について説明する。

【００４４】テストモード時には入線側と出線側の空間
スイッチ２，６が、共通バッファメモリ４をバイパスし
て直接接続されるように制御される。同時に転置接続情
報発生回路１０が有効となり、入線側の空間スイッチ２
の接続に対して、出線側の空間スイッチ６の接続を転置
接続するような接続データを発生させる。

【００４５】図４はテストモード時のデータの流れを模
式的に示したものである。ノーマル／テスト切り替え回
路１４により、ノーマル／テスト切り替えスイッチ１
２，１３はそれぞれテスト側１２ｂ，１３ｂに切り替え
られる。これにより、入力データは、入線側の空間スイ
ッチ２を経由した後は、シリアルパラレル変換回路３，
共通バッファメモリ４及びパラレルシリアル変換回路５
をバイパスして、出線側の空間スイッチ６に入力され
る。そしてこの後セレクタ７を経由して、出力される。
このとき共通バッファメモリ４やシリアルパラレル変換
回路３およびパラレルシリアル変換回路５等は、別途一
つのブロックとして単独にテストされる。このような構
成をとることにより、データの流れが分離でき、各ブロ
ックのテストが容易に実行できる。

【００４６】今、入線側と出線側の空間スイッチ２，６
の接続状態を示す行列が互いに転置の関係（以下「接続
状態が転置の関係にある」等と表現する）にあるように
設定すると、空間スイッチ２，６が正常な場合には、入
線側の空間スイッチ２の接続状態によらず、入線Ｉｊか
ら入力したデータは出線Ｏｊに（ｊ＝０〜７）出力され
る。従ってテストの効率化のため一層の効果がある。

【００４７】図５において、接続状態が転置の関係にあ
る場合のデータの流れ及び転置接続発生回路の動作を説
明する。簡単のため、入線側と出線側の空間スイッチ２
ａ，６ａが４×４で構成されている場合を例にとって説
明する。図５中、黒丸及び白丸で示された交点は、それ
ぞれの交点が接続及び非接続の状態にあることを示す。
また簡単のため、図１に示したような空間スイッチ２と
空間スイッチ６とが１：３で対応する場合ではなく、空
間スイッチ２ａと６ａとが１：１で対応する場合につい
て説明する。

【００４８】今、空間スイッチ２ａの接続状態が、入線
Ｉ０，Ｉ１，Ｉ２，Ｉ３をそれぞれ信号線Ｌ０，Ｌ２，
Ｌ３，Ｌ１へと接続するものであるとする。これに対し
て空間スイッチ６ａの接続状態を、信号線Ｌ０，Ｌ１，
Ｌ２，Ｌ３をそれぞれ入線Ｏ０，Ｏ３，Ｏ１，Ｏ２へと
接続するようにする。これは行を空間スイッチに入力す
る線に、列を空間スイッチから出力する線に対応させ、
接続状態を値「１」で、非接続状態を値「０」で空間ス
イッチ２ａ，６ａの接続状態をそれぞれ行列Ａ，Ｂで表
すと、

【００４９】

【数１】

【００５０】となる。即ち行列Ａ，Ｂは互いに転置の関
係にある。

【００５１】このような接続状態で、空間スイッチ２
ａ，６ａが接続されると、入線側の空間スイッチ２ａか
ら入力されたデータは、Ｉ０→Ｌ０→Ｏ０、Ｉ１→Ｌ２
→Ｏ１、Ｉ２→Ｌ３→Ｏ２、Ｉ３→Ｌ１→Ｏ３の経路を
通り、入線Ｉｊのデータは出線Ｏｊに（ｊ＝０〜３）出
力される。従って、入力データをそのまま判定における
期待値に使用でき、テスタ等の外部装置にテスト結果の
判定のための期待値を与えておく必要が無く、長いテス
トパタンが非常に簡単に実行可能となる。

【００５２】図６は転置接続回路１０により空間スイッ
チ６ａの接続状態を空間スイッチ２ａの接続状態と転置
の関係にするための具体的方法を示すものである。入線
側の空間スイッチ２ａにおいて入線Ｉ２を信号線Ｌ３に
接続する場合を示す。図示されないコントロールチップ
から、入線番号（２ビット信号「１０」）及び入線番号
で指定される入力データ線の接続を表す接続情報（４ビ
ット信号「０００１」、但しＭＳＢからＬＳＢへ順に信
号線Ｌ０からＬ３を示しており、ビットが「１」及び
「０」の場合、対応するスイッチをそれぞれ接続及び非
接続とすることを表している）がそれぞれ入力データレ
ジスタ２０及び接続データレジスタ２１へ送られてく
る。入線番号はデコーダ２２で４ビットの入線信号
（「００１０」、但しＭＳＢからＬＳＢへ順に入線Ｉ０
からＩ３を示している）にデコードされる。この入線信
号は空間スイッチ選択回路２３にラッチされ、入線Ｉ２
に対応するスイッチ行が選択される。接続情報はこのス
イッチ行に対応する空間スイッチに書き込まれる。図６
において斜線部は接続すべき領域を示している。この接
続は、具体的には空間スイッチ２ａを構成するスイッチ
の一単位６００の各々について、図４に示すマスタラッ
チ６３に次のスロットの接続情報をロードする。１セル
が通過中に、接続情報が１行づつ、入線信号によって指
定された行のマスタラッチ６１にロードされる。セルの
変わり目でアップデート線６４に信号が送られ、接続状
態が更新される。

【００５３】出線側の空間スイッチ６ａにおいても、入
線側の空間スイッチ２ａと同様に、入力データレジスタ
２９及びこれに与えられる出線番号をデコードするデコ
ーダ２８や、接続データレジスタ２６、空間スイッチ選
択回路２５が設けられている。但し、デコーダ２８と空
間スイッチ選択回路２５の間には切り替えスイッチ３１
が設けられ、また図示されないコントロールチップから
の接続情報は、空間スイッチ選択回路２３の内容ととも
にスイッチ３２に与えられる。切り替えスイッチ３１，
３２は、それぞれ図７、図８に示すようなノーマル側３
１ａ，３２ａ及びテストモード側３１ｂ，３２ｂへの切
り替えを行うようになっている。

【００５４】テスト動作においては、出線側の空間スイ
ッチ６ａの空間スイッチ選択回路２５には、入線側の空
間スイッチ２ａの接続データレジスタ２１へ与えられた
接続情報を与える。具体的には、切り替えスイッチ３１
においてテストモード側３１ｂへ切り替える。これによ
り、空間スイッチ２ａに対応する行列の列についての情
報が、空間スイッチ６ａに対応する行列の行についての
情報として与えられたことになる。

【００５５】一方、空間スイッチ選択回路２３に与えら
れた入線信号は空間スイッチ６ａの接続データレジスタ
２６へ与えられる。具体的には、切り替えスイッチ３２
においてテストモード側３２ｂへ切り替える。これによ
り、空間スイッチ２ａに対応する行列の行についての情
報が、空間スイッチ６ａに対応する行列の列についての
情報として与えられたことになる。

【００５６】以上のようにして空間スイッチ６ａの接続
状態を自動的に空間スイッチ２ａの接続状態と転置の関
係に維持することができる。なお、ノーマル動作におい
ては、切り替えスイッチ３１，３２はそれぞれノーマル
側３１ａ，３２ａへ切り替えられ、出線番号が出力デー
タレジスタ２９を介してデコーダ２８に与えられ、接続
データレジスタ２６へ接続情報が与えられる。これによ
り、図４を用いて説明したようにして空間スイッチ２ａ
と同様の動作が行われ、通常の交換動作が可能となる。

【００５７】上記実施例では、転置接続回路１０を備え
ることにより、テストモード動作において空間スイッチ
６の接続状態を自動的に空間スイッチ２の接続状態と転
置の関係にする場合を例示したが、転置接続回路１０は
必ずしも必要ではない。転置接続回路１０を有しない場
合には、入線にテストパターンを与えるテスタに、予め
空間スイッチ２の接続状態と転置の関係にある接続状態
を得るプログラムを与えておき、これに従って空間スイ
ッチ６の接続状態を定めてもよい。空間スイッチ６の接
続は、空間スイッチ２の接続と同時に行っても、また空
間スイッチ２の接続の後で行ってもよい。

【００５８】上記実施例では転置接続回路１０を空間ス
イッチ６に接続し、これの接続状態を制御する場合につ
いて説明した。しかし転置接続回路１０を空間スイッチ
２に接続し、これの接続状態を制御しても空間スイッチ
２，６の接続状態を互いに転置関係におくことができ
る。

【００５９】図９に判定回路１１の構成を示す。入力用
データラッチ１に与えられた信号は、シフトレジスタ群
４１に入力される。シフトレジスタ群４１は入力用デー
タラッチ１のそれぞれに一組づつ接続され、更にこの一
組は出力用データラッチ８からの出力の遅延位相差を考
慮して直列に接続された複数のシフトレジスタから構成
されている。そして入力用データラッチ１に与えられた
信号はそれぞれゲートＧ０〜Ｇ７の一方の入力へ伝えら
れ、テストモード動作時の期待値として用いられる。

【００６０】一方、出力用データラッチ８からの信号
は、各々ラッチ４２に与えられ、その後切り替えスイッ
チＳ０〜Ｓ７に伝えられる。切り替えスイッチＳ０〜Ｓ
７は、ノーマル動作においてはそれぞれノーマル側Ｓ０
ａ〜Ｓ７ａに切り替えられ，出力用データラッチ８から
の信号は出線Ｏ０〜Ｏ７に伝えられる。しかしテストモ
ード動作においては、これらのスイッチはテストモード
側Ｓ０ｂ〜Ｓ７ｂに切り替えられ、出力用データラッチ
８からの信号はゲートＧ０〜Ｇ７の他方の入力へ伝えら
れる。

【００６１】ゲートＧ０〜Ｇ７においては排他的論理和
が求められ、これらの出力が更にＮＯＲゲートＧ８を通
過するので、入力用データラッチ１に与えられた信号
と、出力用データラッチ８からの信号とが一致しない場
合があれば、信号ＦＡＩＬが出力されてテスト結果が異
常であることが判定される。

【００６２】第２実施例．図１０乃至図１４により、こ
の発明の第２実施例について説明する。クロスポイント
スイッチ６５ａ，６５ｂのいずれも、例えば図５におい
て示された出線側のクロスポイントスイッチ６ａと同様
の構成を有する４×４のクロスポイントスイッチであ
る。即ちその一単位６００は図４に示すようにして構成
され、クロスポイントスイッチ６５ａ，６５ｂのいずれ
も、入力データ線Ｋ０〜Ｋ３と、出力データ線Ｎ０〜Ｎ
３を備えている。

【００６３】入力データ線Ｋ０〜Ｋ３と出力データ線Ｎ
０〜Ｎ３との接続は、クロスポイントスイッチ６５ａ，
６５ｂのいずれにも等しく与えられる接続情報（図６に
おいて示される接続情報に対応する）及び入力データ線
番号（図６において示される出線番号に対応する）によ
って制御される。

【００６４】入力データ線Ｋ０〜Ｋ３と出力データ線Ｎ
０〜Ｎ３との接続は、第１実施例で示したように１対１
の接続であってもよい。つまり入力データ線Ｋi （ｉ＝
０〜３）は、出力データ線Ｎ０〜Ｎ３のいずれかとのみ
接続される場合である。この場合には最大４個の一単位
６００がオンすることになる。

【００６５】あるいは１対多の接続であってもよい。つ
まり入力データ線Ｋi （ｉ＝０〜３）を出力データ線Ｎ
０〜Ｎ３のうちの複数と接続することによって、同報機
能を実現する場合である。なお、一単位６００は図４に
示すように入力データ線にワード線が、出力データ線に
ビット線が対応する構成の他、入力データ線にビット線
が、出力データ線にワード線が対応する構成であっても
よい。

【００６６】クロスポイントスイッチ６５ａ，６５ｂの
双方の入力データ線Ｋ０には、共通してＥＸＯＲゲート
６６ａの出力端が接続されている。同様にして双方の入
力データ線Ｋ１，Ｋ２，Ｋ３には、それぞれ共通してＥ
ＸＯＲゲート６６ｂ，６６ｃ，６６ｄの出力端が接続さ
れている。

【００６７】ＥＸＯＲゲート６６ａ〜６６ｄの各々の一
方の入力端には、それぞれ基礎テストパターンｄ０〜ｄ
３が与えられる。また、ＥＸＯＲゲート６６ａ〜６６ｄ
の各々の他方の入力端には、それぞれ帰還線Ｆ０〜Ｆ３
を介してクロスポイントスイッチ６５ａの出力データ線
Ｎ０〜Ｎ３が接続されている。

【００６８】ＥＸＯＲゲート６６ｅ〜６６ｈの各々の一
方の入力端には、それぞれクロスポイントスイッチ６５
ａの出力データ線Ｎ０〜Ｎ３が接続されている。また各
々の他方の入力端は、それぞれクロスポイントスイッチ
６５ｂの出力データ線Ｎ０〜Ｎ３が接続されている。そ
してＥＸＯＲゲート６６ｅ〜６６ｈの各々の出力端から
は、一致検出信号ｐ０〜ｐ３が出力される。

【００６９】双方共に等しい接続情報が与えられてお
り、双方の入力データ線Ｋ０〜Ｋ３のそれぞれが同じデ
ータを受けているので、クロスポイントスイッチ６５
ａ，６５ｂのいずれにも異常がない場合には、常に双方
の出力データ線Ｎ０〜Ｎ３からはそれぞれ同じデータが
出力される。従って一致検出信号ｐ０〜ｐ３はいずれも
「０」となる。

【００７０】ところが、少なくとも一方のクロスポイン
トスイッチに異常がある場合には、双方の出力データ線
Ｎ０〜Ｎ３のそれぞれにおいてデータが一致しなくな
る。この場合には一致しない出力データ線に対応した一
致検出信号の値が「１」になる。このようにして異常が
検出できるので、期待値は必要とされない。

【００７１】異常の有無を調べるには、様々なテストパ
ターンをクロスポイントスイッチ６５ａ，６５ｂの双方
の入力データ線Ｋ０〜Ｋ３に与えなければならない。し
かし第２実施例では、最初に基礎テストパターンｄ０〜
ｄ３を与えておけば、帰還線Ｆ０〜Ｆ３により与えられ
るクロスポイントスイッチ６５ａの出力により、ＥＸＯ
Ｒゲート６６ａ〜６６ｄにおいてテストパターンが自動
的に更新されてゆくので、新たにテストパターンを与え
つづける必要はない。このため、予め外部から与えるべ
きテストパターンの長さを短くすることができる。

【００７２】図１０には、第１実施例と類似して、入力
データ線を指定する入力データ線番号に対応した接続情
報によって入力データ線と出力データ線とを接続する、
ランダムセレクト方式のクロスポイントスイッチをテス
トする場合を示した。図１５はｎ×ｎビットのクロスポ
イントスイッチについてこの方式を簡潔に模式化したも
のである。一方、図１６はｎ×ｎビットのクロスポイン
トスイッチにおいて、入力データ線を指定する必要のな
いシフト方式を採用した場合を示すが、この場合にもこ
の発明が適用できる。シフト方式では入力データ線を番
号順に指定することとなるため、入力データ線を指定す
る必要がなく、よって入力データ線番号を与える必要も
なくなる。

【００７３】図１１に、クロスポイントスイッチ６５
ａ，６５ｂのいずれもがシフト方式のクロスポイントス
イッチである場合の第２実施例の態様を示した。図１０
の構成から入力データ線番号の入力を省いた構成となっ
ている。

【００７４】テストパターンが自動的に更新されて行く
ためには、必ずしもＥＸＯＲゲートを設けなければなら
ないことはなく、ＡＮＤゲートやＯＲゲートなど他の論
理回路を用いてもよい。

【００７５】図１２は帰還線Ｆ０〜Ｆ３においてビット
ごとに任意の遅延を有しているシフトレジスタ６６ｉを
設けた構成を示す。このような構成においては、第１実
施例と同様にして基礎テストパターンｄ０〜ｄ３をＥＸ
ＯＲゲート６６ａ〜６６ｄに与えつづけ、論理演算によ
ってテストパターンを更新しても良いし、帰還線Ｆ０〜
Ｆ３、シフトレジスタ６６ｉ、クロスポイントスイッチ
６５ａ，６５ｂが作るループをデータが一巡する長さの
基礎テストパターンｄ０〜ｄ３を与えたあとは、基礎テ
ストパターンｄ０〜ｄ３の値を固定してもよい。

【００７６】このようにシフトレジスタ６６ｉを用いた
場合でも、クロスポイントスイッチ６５ａ，６５ｂのい
ずれもがシフト方式のクロスポイントスイッチである場
合に対応できる。図１３に示されるように、この場合に
は図１１に示された構成と類似して、図１２から入力デ
ータ線番号の入力を省いた構成となっている。

【００７７】また、図１４に示されるように基礎テスト
パターンｄ０〜ｄ３をシフトレジスタ６６ｉの初期値と
して与えておけば、基礎テストパターンを外部から与え
る必要もなく、順次テストパターンは更新されてゆく。

【００７８】なお、第２実施例を適用する１組のクロス
ポイントスイッチは同一半導体基板上に設けられるか否
を問わない。

【００７９】

【発明の効果】以上のように、この発明にかかるスイッ
チ回路によれば、検査時に一のスイッチと他のスイッチ
が信号処理部を迂回して直接接続されるため、両スイッ
チのテストを別途おこなうことができる。

【００８０】またこの発明にかかるスイッチのテスト方
法によれば、一のスイッチの接続状態と他のスイッチの
接続状態とが互いに転置の関係になるように設定される
ので、入線に与えられた入力データをそのまま期待値に
使用して両スイッチのテストを行うことができる。従っ
てテスタ等の外部装置にテスト結果の判定のための期待
値をもつ必要が無くなり、長いテストパタンが非常に容
易に実行可能となる。

【００８１】また、この発明にかかるスイッチのテスト
回路によれば、テストパターンが更新されるので、予め
長いテストパターンを準備しておく必要がない。また同
じテストパターンを受けた１組のスイッチの出力が互い
に一致するか否かを検出するので、期待値を与える必要
もない。

【図面の簡単な説明】

【図１】この発明の第１実施例によるＡＴＭスイッチの
構成を示す構成図である。

【図２】この発明の第１実施例によるＡＴＭスイッチの
テストモード時のデータの流れを表す図である。

【図３】クロスポイントスイッチを示す構成図である。

【図４】クロスポイントスイッチを示す構成図である。

【図５】この発明の第１実施例によるスイッチのテスト
方法を示す説明図である。

【図６】入線側の空間スイッチの接続状態に対して、出
線側の空間スイッチの接続状態を転置の関係におく方法
を示した構成図である。

【図７】切り替えスイッチ３１を示す構成図である。

【図８】切り替えスイッチ３１を示す構成図である。

【図９】判定回路１１を示す構成図である。

【図１０】この発明の第２実施例を示す構成図である。

【図１１】この発明の第２実施例を示す構成図である。

【図１２】この発明の第２実施例を示す構成図である。

【図１３】この発明の第２実施例を示す構成図である。

【図１４】この発明の第２実施例を示す構成図である。

【図１５】クロスポイントスイッチの方式を示す模式図
である。

【図１６】クロスポイントスイッチの方式を示す模式図
である。

【図１７】従来の共通バッファ形スイッチ方式の回路の
構成を示す概念図である。

【図１８】従来の共通バッファ形スイッチ方式の回路の
構成を示す概念図である。

【符号の説明】

２，２ａ 入線側空間スイッチ ３ シリアルパラレル変換回路 ４ 共通バッファメモリ ５ パラレルシリアル変換回路 ６，６ａ 出線側空間スイッチ ９ ＳＷ／ＳＢＭ制御回路 １０ 転置接続発生回路 １１ 判定回路 ６６ａ〜６６ｈ ＥＸＯＲゲート ６６ｉ シフトレジスタ Ｆ０〜Ｆ３ 帰還線 Ｉ０〜Ｉ７ 入線 Ｏ０〜Ｏ７ 出線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 勇 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数の所定数の入力に対して所定の処理
   を行い、前記所定数と同数の出力を得る信号処理部と、
   行列状に構成され、前記所定の処理の前において一の所
   定の交換を行う一のスイッチと、行列状に構成され、前
   記所定の処理の後において他の所定の交換を行う他のス
   イッチと、を備えた信号伝送系を検査するスイッチのテ
   スト方法であって、 （ａ）前記一のスイッチの内部の接続を示す行列と前記
   他のスイッチの内部の接続を示す行列とを転置の関係に
   する工程と、 （ｂ）前記信号処理部を迂回して前記一のスイッチと前
   記他のスイッチとを接続する工程と、 （ｃ）前記一のスイッチに所定のデータを入力する工程
   と、 （ｄ）前記他のスイッチから得たデータを、前記所定の
   データと一致するか否かを判断する工程と、 を備えたスイッチのテスト方法。
2. 【請求項２】 複数の所定数の入線と、 前記所定数であって前記入線に接続される入力端及び前
   記所定数であって前記入力端に入力されたデータに第１
   の所定の交換を行って生成される処理データを出力する
   出力端を有し、行列状に構成される一のスイッチと、 前記一のスイッチに接続された共通端と、第１及び第２
   端とを有する第１切り替えスイッチと、 前記第１切り替えスイッチの前記第１端に接続された入
   力端と出力端とを有する信号処理部と、 前記信号処理部の前記出力端に接続された第１端と、前
   記第１切り替えスイッチの前記第２端に接続された第２
   端と、共通端を有する第２切り替えスイッチと、 前記所定数であって前記第２切り替えスイッチの前記共
   通端に接続される入力端及び前記所定数と同数であって
   通常動作時には前記信号処理部の出力に第２の所定の交
   換を、検査時には前記処理データに第３の所定の交換を
   行って生成する出力データを出力する出力端を有し、行
   列状に構成される他のスイッチと、 前記他のスイッチの前記出力端に接続された前記所定数
   の出線と、 通常動作時には前記第１及び第２切り替えスイッチの各
   々の前記共通端を前記第１端に接続し、検査時には前記
   第１及び第２切り替えスイッチの各々の前記共通端を前
   記第２端に接続するように前記第１及び第２切り替えス
   イッチを制御する切り替え制御回路と、 を備えるスイッチ回路。
3. 【請求項３】 前記他のスイッチに接続され、前記他の
   スイッチの接続状態を制御する転置接続発生回路を更に
   備え、 前記第３の所定の交換を表す行列は、前記第１の所定の
   交換を表す行列と転置の関係にある、 請求項２記載のスイッチ回路。
4. 【請求項４】 前記入線に接続される第１入力端と、前
   記出線に接続される第２入力端と、検査時には前記入力
   されたデータを期待値として前記出力データを判定した
   結果を出力する出力端とを有する判定回路を更に備え
   る、請求項３記載のスイッチ回路。
5. 【請求項５】 各々が、第１の数で並列に入力するデー
   タを所定の接続条件に従って伝達し、第２の数で並列に
   出力するように行列状に構成された、１組のスイッチ
   と、 前記１組のスイッチの各々に等しくテストパターンを与
   えるパターン入力部と、 前記テストパターンを受けて一方の前記スイッチが出力
   する第１の出力と、前記テストパターンを受けて他方の
   前記スイッチが出力する第２の出力とが一致するか否か
   を検出する一致検出部と、 前記第１の出力を前記パターン入力部に帰還する帰還手
   段と、 を備え、 前記パターン入力部は、前記第１の出力に基づいて前記
   テストパターンを更新するスイッチのテスト回路。
6. 【請求項６】 前記パターン入力部は、前記第１の出力
   に基づいて前記テストパターンを更新する論理演算部を
   有する請求項５記載のスイッチのテスト回路。
7. 【請求項７】 前記帰還手段は、前記第１の出力を任意
   の時間遅延させる遅延部を有する請求項５記載のスイッ
   チのテスト回路。