JPH0583587A - 同期信号発生回路 - Google Patents
同期信号発生回路Info
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- JPH0583587A JPH0583587A JP3241794A JP24179491A JPH0583587A JP H0583587 A JPH0583587 A JP H0583587A JP 3241794 A JP3241794 A JP 3241794A JP 24179491 A JP24179491 A JP 24179491A JP H0583587 A JPH0583587 A JP H0583587A
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- counter
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Abstract
(57)【要約】
【目的】 映像信号のフレームパルスに同期した水平同
期信号を発生する同期信号発生回路において、その構成
素子数を減らし、消費電力を小さくする。 【構成】 １６．２ＭＨｚのクロックＣＬＫはフリップ
フロップＤＦＦ１による分周回路によって１／２に分周
され、各カウンタ１，２に与えられる。フレームパルス
ＦＰがローレベルになると、アンド回路ＡＮ２の出力は
ローレベルになり、カウンタ１，２のイネーブル端子Ｐ
Ｅにローレベルの信号が入力されるので、カウンタ１，
２はそれぞれの入力端子Ｐ０〜Ｐ３に入力されているデ
ータ“０００１００００”を取り込む。その後、カウン
タ１，２はカウント動作を行い、２４０個目のクロック
Ａの立上り、従って４８０個目のクロックＣＬＫの立上
りで、カウンタ２が出力端子ＴＣからハイレベルの信号
Ｂを出力する。この信号Ｂは次のクロックＣＬＫの立上
りでフリップフロップＤＦＦ２にラッチされ、ローレベ
ルの水平同期信号ＨＯＵＴとして反転出力端子Ｑから出
力される。
期信号を発生する同期信号発生回路において、その構成
素子数を減らし、消費電力を小さくする。 【構成】 １６．２ＭＨｚのクロックＣＬＫはフリップ
フロップＤＦＦ１による分周回路によって１／２に分周
され、各カウンタ１，２に与えられる。フレームパルス
ＦＰがローレベルになると、アンド回路ＡＮ２の出力は
ローレベルになり、カウンタ１，２のイネーブル端子Ｐ
Ｅにローレベルの信号が入力されるので、カウンタ１，
２はそれぞれの入力端子Ｐ０〜Ｐ３に入力されているデ
ータ“０００１００００”を取り込む。その後、カウン
タ１，２はカウント動作を行い、２４０個目のクロック
Ａの立上り、従って４８０個目のクロックＣＬＫの立上
りで、カウンタ２が出力端子ＴＣからハイレベルの信号
Ｂを出力する。この信号Ｂは次のクロックＣＬＫの立上
りでフリップフロップＤＦＦ２にラッチされ、ローレベ
ルの水平同期信号ＨＯＵＴとして反転出力端子Ｑから出
力される。
Description
【０００１】
【産業上の利用分野】本発明は、映像信号のフレームパ
ルスに同期した水平同期信号を発生する回路に関するも
のである。
ルスに同期した水平同期信号を発生する回路に関するも
のである。
【０００２】
【従来の技術】放送衛星を用いてハイビジョン信号を伝
送するために開発されたＭＵＳＥ方式においては、ディ
ジタルのＹ信号、Ｃ信号、音声信号などは時分割多重さ
れ、帯域圧縮されて伝送される。伝送データの１Ｈ（水
平）ラインは、１６．２ＭＨｚのクロックレートの場
合、４８０クロックで構成されている。従って水平同期
信号は４８０クロックごとに現れる。従来はこの水平同
期信号を４ビットのカウンタを３個使った図５に示すよ
うな回路により発生させていた。この回路の動作を図６
に示すタイミングチャートを参照して説明する。
送するために開発されたＭＵＳＥ方式においては、ディ
ジタルのＹ信号、Ｃ信号、音声信号などは時分割多重さ
れ、帯域圧縮されて伝送される。伝送データの１Ｈ（水
平）ラインは、１６．２ＭＨｚのクロックレートの場
合、４８０クロックで構成されている。従って水平同期
信号は４８０クロックごとに現れる。従来はこの水平同
期信号を４ビットのカウンタを３個使った図５に示すよ
うな回路により発生させていた。この回路の動作を図６
に示すタイミングチャートを参照して説明する。
【０００３】フレームパルスＦＰがローレベルになる
と、カウンタ３〜５はリセットされ、クロックＣＬＫの
立上りに同期してカウンタの出力はすべてローレベルと
なる。その後、フレームパルスＦＰがハイレベルになる
とカウンタ３〜５はカウント動作を開始し、４８０カウ
ントでカウンタ５の端子Ｑ０から出力される信号はハイ
レベルになり、カウンタ４の端子Ｑ３，Ｑ２，Ｑ１から
出力される信号もハイレベルとなる。従って４入力ナン
ド回路ＮＡ１の出力信号Ｃはローレベルとなり、Ｄフリ
ップフロップＤＦＦ３はこのローレベルの信号Ｃを４８
１個目（次の周期の１個目）のクロックＣＬＫの立上り
で取り込み、ローレベルの水平同期信号ＨＯＵＴを出力
する。
と、カウンタ３〜５はリセットされ、クロックＣＬＫの
立上りに同期してカウンタの出力はすべてローレベルと
なる。その後、フレームパルスＦＰがハイレベルになる
とカウンタ３〜５はカウント動作を開始し、４８０カウ
ントでカウンタ５の端子Ｑ０から出力される信号はハイ
レベルになり、カウンタ４の端子Ｑ３，Ｑ２，Ｑ１から
出力される信号もハイレベルとなる。従って４入力ナン
ド回路ＮＡ１の出力信号Ｃはローレベルとなり、Ｄフリ
ップフロップＤＦＦ３はこのローレベルの信号Ｃを４８
１個目（次の周期の１個目）のクロックＣＬＫの立上り
で取り込み、ローレベルの水平同期信号ＨＯＵＴを出力
する。
【０００４】ローレベルの信号Ｃは各カウンタ３〜５の
パラレルデータロードイネーブル端子ＰＥにも入力され
るので、各カウンタ３〜５は、上記４８１個目のクロッ
クＣＬＫの立上りでパラレルデータ入力端子Ｐ０〜Ｐ３
を介して値が０の４ビットのデータを取り込み、従って
各カウンタの出力はすべてローレベルとなる。その結
果、ナンド回路ＮＡ１の出力はハイレベルとなるので、
各カウンタは再びカウント動作を開始し、以降、同様の
動作が繰り返される。従来、このようにして、フレーム
パルスに同期し、４８０クロックごとに現れる水平同期
信号を発生するようにしている。
パラレルデータロードイネーブル端子ＰＥにも入力され
るので、各カウンタ３〜５は、上記４８１個目のクロッ
クＣＬＫの立上りでパラレルデータ入力端子Ｐ０〜Ｐ３
を介して値が０の４ビットのデータを取り込み、従って
各カウンタの出力はすべてローレベルとなる。その結
果、ナンド回路ＮＡ１の出力はハイレベルとなるので、
各カウンタは再びカウント動作を開始し、以降、同様の
動作が繰り返される。従来、このようにして、フレーム
パルスに同期し、４８０クロックごとに現れる水平同期
信号を発生するようにしている。
【０００５】
【発明が解決しようとする課題】しかしこのような従来
の同期信号発生回路は、カウンタを３つも使用してお
り、構成素子数が多いため、ＬＳＩ化には不向きであ
る。また、各カウンタおよびＤフリップフロップはすべ
て高速のクロックに同期して動作するため、消費電力が
大きいという欠点がある。
の同期信号発生回路は、カウンタを３つも使用してお
り、構成素子数が多いため、ＬＳＩ化には不向きであ
る。また、各カウンタおよびＤフリップフロップはすべ
て高速のクロックに同期して動作するため、消費電力が
大きいという欠点がある。
【０００６】本発明の目的は、このような問題を解決
し、構成素子数が少なく、かつ消費電力の小さい同期信
号発生回路を提供することにある。
し、構成素子数が少なく、かつ消費電力の小さい同期信
号発生回路を提供することにある。
【０００７】
【課題を解決するための手段】第１の発明の同期信号発
生回路は、上記目的を達成するために、入力されるクロ
ックを分周する分周手段と、分周されたクロックを計数
するカウンタ手段と、該カウンタ手段の出力をラッチす
る手段とを備えたことを特徴とする。
生回路は、上記目的を達成するために、入力されるクロ
ックを分周する分周手段と、分周されたクロックを計数
するカウンタ手段と、該カウンタ手段の出力をラッチす
る手段とを備えたことを特徴とする。
【０００８】第２の発明の同期信号発生回路は、上記目
的を達成するために、入力されるクロックを分周する分
周手段と、分周されたクロックを計数するカウンタ手段
と、該カウンタ手段の出力のエッジを検出する手段とを
備えたことを特徴とする。
的を達成するために、入力されるクロックを分周する分
周手段と、分周されたクロックを計数するカウンタ手段
と、該カウンタ手段の出力のエッジを検出する手段とを
備えたことを特徴とする。
【０００９】
【作用】第１の発明の同期信号発生回路では、分周手段
はクロックを分周し、カウンタ手段は分周手段によって
分周されたクロックを計数する。そしてラッチ手段はカ
ウンタ手段の出力をラッチする。従って、例えば４８０
クロックごとに水平同期信号を発生させる場合、分周手
段でまず１／２にクロックを分周すれば、カウンタ手段
は２４０クロックをカウントすればよく、２個の４ビッ
トカウンタで構成できる。すなわち、従来に比べてカウ
ンタの数を１つ少なくすることができる。また、カウン
タ手段およびラッチ手段は従来の半分の周波数のクロッ
クで動作するので、消費電力が小さくなる。
はクロックを分周し、カウンタ手段は分周手段によって
分周されたクロックを計数する。そしてラッチ手段はカ
ウンタ手段の出力をラッチする。従って、例えば４８０
クロックごとに水平同期信号を発生させる場合、分周手
段でまず１／２にクロックを分周すれば、カウンタ手段
は２４０クロックをカウントすればよく、２個の４ビッ
トカウンタで構成できる。すなわち、従来に比べてカウ
ンタの数を１つ少なくすることができる。また、カウン
タ手段およびラッチ手段は従来の半分の周波数のクロッ
クで動作するので、消費電力が小さくなる。
【００１０】第２の発明の同期信号発生回路では、分周
手段はクロックを分周し、カウンタ手段は分周手段によ
って分周されたクロックを計数する。そしてエッジ検出
手段は、カウンタ手段の出力のエッジを検出する。従っ
て、４８０クロックごとに水平同期信号を発生させる場
合、第１の発明の同期信号発生回路と同様、分周手段で
まず１／２にクロックを分周すれば、カウンタ手段は２
４０クロックをカウントすればよく、２個の４ビットカ
ウンタで構成できる。また、カウンタ手段およびエッジ
検出手段は従来の半分の周波数のクロックで動作するの
で、消費電力が小さくなることに加え、エッジ検出手段
の制御下で適切なクロックパルスを出力する手段を設け
ることにより、後続の回路で必要とするパルス幅の水平
同期信号を生成することができる。
手段はクロックを分周し、カウンタ手段は分周手段によ
って分周されたクロックを計数する。そしてエッジ検出
手段は、カウンタ手段の出力のエッジを検出する。従っ
て、４８０クロックごとに水平同期信号を発生させる場
合、第１の発明の同期信号発生回路と同様、分周手段で
まず１／２にクロックを分周すれば、カウンタ手段は２
４０クロックをカウントすればよく、２個の４ビットカ
ウンタで構成できる。また、カウンタ手段およびエッジ
検出手段は従来の半分の周波数のクロックで動作するの
で、消費電力が小さくなることに加え、エッジ検出手段
の制御下で適切なクロックパルスを出力する手段を設け
ることにより、後続の回路で必要とするパルス幅の水平
同期信号を生成することができる。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１に第１の発明による同期信号発生回路の
一例を示す。同図において、ＤフリップフロップＤＦＦ
１は１／２分周回路を構成しており、クロック入力端子
ＣＫには１６．２ＭＨｚのクロックＣＬＫが入力され、
反転出力端子は入力端子Ｄに接続され、出力端子Ｑから
８．１ＭＨｚのクロックＡが出力される。
説明する。図１に第１の発明による同期信号発生回路の
一例を示す。同図において、ＤフリップフロップＤＦＦ
１は１／２分周回路を構成しており、クロック入力端子
ＣＫには１６．２ＭＨｚのクロックＣＬＫが入力され、
反転出力端子は入力端子Ｄに接続され、出力端子Ｑから
８．１ＭＨｚのクロックＡが出力される。
【００１２】カウンタ１，２はそれぞれ４ビットのカウ
ンタであり、直列に接続されて８ビットのカウンタを構
成している。カウンタ１，２のクロック入力端子ＣＫは
フリップフロップＤＦＦ１の出力端子Ｑに接続され、カ
ウンタ１のカウントイネーブル端子ＣＥＴにはハイレベ
ルの信号が入力され、カウンタ１のターミナルカウント
出力端子ＴＣはカウンタ２のカウントイネーブル端子Ｃ
ＥＴに接続されている。そしてカウンタ１のパラレルデ
ータ入力端子Ｐ０〜Ｐ３のそれぞれにはデータとして
“０”が入力され、カウンタ２のパラレルデータ入力端
子Ｐ０には“１”が、端子Ｐ１〜Ｐ３にはそれぞれ
“０”が入力されている。
ンタであり、直列に接続されて８ビットのカウンタを構
成している。カウンタ１，２のクロック入力端子ＣＫは
フリップフロップＤＦＦ１の出力端子Ｑに接続され、カ
ウンタ１のカウントイネーブル端子ＣＥＴにはハイレベ
ルの信号が入力され、カウンタ１のターミナルカウント
出力端子ＴＣはカウンタ２のカウントイネーブル端子Ｃ
ＥＴに接続されている。そしてカウンタ１のパラレルデ
ータ入力端子Ｐ０〜Ｐ３のそれぞれにはデータとして
“０”が入力され、カウンタ２のパラレルデータ入力端
子Ｐ０には“１”が、端子Ｐ１〜Ｐ３にはそれぞれ
“０”が入力されている。
【００１３】ＤフリップフロップＤＦＦ２はカウンタ２
の出力をクロックＣＬＫに同期してラッチするためのも
ので、そのクロック入力端子ＣＫにはクロックＣＬＫが
入力され、データ入力端子Ｄはカウンタ２のターミナル
カウント出力端子ＴＣに接続され、反転出力端子から水
平同期信号ＨＯＵＴが出力される。
の出力をクロックＣＬＫに同期してラッチするためのも
ので、そのクロック入力端子ＣＫにはクロックＣＬＫが
入力され、データ入力端子Ｄはカウンタ２のターミナル
カウント出力端子ＴＣに接続され、反転出力端子から水
平同期信号ＨＯＵＴが出力される。
【００１４】フレームパルスＦＰはアンド回路ＡＮ２の
一方の入力端子に入力され、アンド回路ＡＮ２の出力端
子はカウンタ１，２のパラレルデータロードイネーブル
端子ＰＥに接続されている。カウンタ２のターミナルカ
ウント出力端子ＴＣはインバータＩＮＶ１の入力端子に
接続され、このインバータＩＮＶ１の出力端子はアンド
回路ＡＮ２のもう一方の入力端子に接続されている。
一方の入力端子に入力され、アンド回路ＡＮ２の出力端
子はカウンタ１，２のパラレルデータロードイネーブル
端子ＰＥに接続されている。カウンタ２のターミナルカ
ウント出力端子ＴＣはインバータＩＮＶ１の入力端子に
接続され、このインバータＩＮＶ１の出力端子はアンド
回路ＡＮ２のもう一方の入力端子に接続されている。
【００１５】次に図２に示すタイミングチャートを用い
て上記の同期信号発生回路の動作を説明する。１６．２
ＭＨｚのクロックＣＬＫはフリップフロップＤＦＦ１か
らなる分周回路によって１／２に分周され、８．１ＭＨ
ｚのクロックＡとして各カウンタ１，２に与えられる。
て上記の同期信号発生回路の動作を説明する。１６．２
ＭＨｚのクロックＣＬＫはフリップフロップＤＦＦ１か
らなる分周回路によって１／２に分周され、８．１ＭＨ
ｚのクロックＡとして各カウンタ１，２に与えられる。
【００１６】フレームパルスＦＰがローレベルになる
と、アンド回路ＡＮ２の出力はローレベルになり、カウ
ンタ１，２のイネーブル端子ＰＥにローレベルの信号が
入力される。従って、カウンタ１，２はそれぞれの入力
端子Ｐ０〜Ｐ３に入力されているデータを、フリップフ
ロップＤＦＦ１からのクロックＡの立上りで取り込み、
その結果、カウンタ１，２の計数値の初期値は“０００
１００００”となる。
と、アンド回路ＡＮ２の出力はローレベルになり、カウ
ンタ１，２のイネーブル端子ＰＥにローレベルの信号が
入力される。従って、カウンタ１，２はそれぞれの入力
端子Ｐ０〜Ｐ３に入力されているデータを、フリップフ
ロップＤＦＦ１からのクロックＡの立上りで取り込み、
その結果、カウンタ１，２の計数値の初期値は“０００
１００００”となる。
【００１７】その後、フレームパルスがハイレベルにな
ると、カウンタ２の出力端子ＴＣからの信号がローレベ
ルであり、それはインバータＩＮＶ１で反転されてアン
ド回路ＡＮ２に与えられるので、アンド回路ＡＮ２の出
力信号はハイレベルになり、カウンタ１，２は計数値の
初期値“０００１００００”からカウント動作を開始す
る。そして、２４０個目のクロックＡの立上り、従って
４８０個目のクロックＣＬＫの立上りで、カウンタ２の
出力端子ＴＣから出力される信号Ｂはハイレベルとな
る。この信号Ｂは次のクロックＣＬＫの立上りでフリッ
プフロップＤＦＦ２にラッチされ、ローレベルの水平同
期信号ＨＯＵＴとして反転出力端子から出力される。
ると、カウンタ２の出力端子ＴＣからの信号がローレベ
ルであり、それはインバータＩＮＶ１で反転されてアン
ド回路ＡＮ２に与えられるので、アンド回路ＡＮ２の出
力信号はハイレベルになり、カウンタ１，２は計数値の
初期値“０００１００００”からカウント動作を開始す
る。そして、２４０個目のクロックＡの立上り、従って
４８０個目のクロックＣＬＫの立上りで、カウンタ２の
出力端子ＴＣから出力される信号Ｂはハイレベルとな
る。この信号Ｂは次のクロックＣＬＫの立上りでフリッ
プフロップＤＦＦ２にラッチされ、ローレベルの水平同
期信号ＨＯＵＴとして反転出力端子から出力される。
【００１８】また、信号Ｂがハイレベルになると、それ
はインバータＩＮＶ１によって反転され、ローレベルの
信号としてアンド回路ＡＮ２に入力されるので、アンド
回路ＡＮ２の出力信号はローレベルとなり、カウンタ
１，２のイネーブル端子ＰＥにはローレベルの信号が入
力さる。その結果、カウンタ１，２には再びデータ“０
００１００００”が計数値の初期値としてロードされ
る。これによってカウンタ２の端子ＴＣからの信号Ｂは
ローレベルに戻り、カウンタ１，２の端子ＰＥにはハイ
レベルの信号が入力されるので、カウンタ１，２は再び
カウント動作を開始する。このようにして、フレームパ
ルスＦＰに同期し、クロックＣＬＫの４８０クロックご
とに現れるローレベルの水平同期信号が発生される。
はインバータＩＮＶ１によって反転され、ローレベルの
信号としてアンド回路ＡＮ２に入力されるので、アンド
回路ＡＮ２の出力信号はローレベルとなり、カウンタ
１，２のイネーブル端子ＰＥにはローレベルの信号が入
力さる。その結果、カウンタ１，２には再びデータ“０
００１００００”が計数値の初期値としてロードされ
る。これによってカウンタ２の端子ＴＣからの信号Ｂは
ローレベルに戻り、カウンタ１，２の端子ＰＥにはハイ
レベルの信号が入力されるので、カウンタ１，２は再び
カウント動作を開始する。このようにして、フレームパ
ルスＦＰに同期し、クロックＣＬＫの４８０クロックご
とに現れるローレベルの水平同期信号が発生される。
【００１９】次に第２の発明の実施例について説明す
る。図３にその一例を示す。この同期信号発生回路は、
図１の同期信号発生回路においてＤフリップフロップＤ
ＦＦ２をエッジ検出回路１０に置き換え、さらにセレク
タ１１を追加したものである。すなわち、エッジ検出回
路１０はカウンタ２からの信号Ｂの立上りを検出した場
合には、セレクタ１１から供給されるクロックにもとづ
き、その１周期に相当する期間ローレベルとなるパルス
を水平同期信号ＨＯＵＴとして出力する。セレクタ１１
には上述した１６．２ＭＨｚのクロックＣＬＫと、その
２倍の周波数をもつクロックＣＬＫＤが入力されてお
り、セレクタ１１はそのいずれかを制御信号Ｓにもとづ
いて選択し、エッジ検出回路１０に出力する。
る。図３にその一例を示す。この同期信号発生回路は、
図１の同期信号発生回路においてＤフリップフロップＤ
ＦＦ２をエッジ検出回路１０に置き換え、さらにセレク
タ１１を追加したものである。すなわち、エッジ検出回
路１０はカウンタ２からの信号Ｂの立上りを検出した場
合には、セレクタ１１から供給されるクロックにもとづ
き、その１周期に相当する期間ローレベルとなるパルス
を水平同期信号ＨＯＵＴとして出力する。セレクタ１１
には上述した１６．２ＭＨｚのクロックＣＬＫと、その
２倍の周波数をもつクロックＣＬＫＤが入力されてお
り、セレクタ１１はそのいずれかを制御信号Ｓにもとづ
いて選択し、エッジ検出回路１０に出力する。
【００２０】次に図４に示すタイミングチャートを参照
して第２の発明の実施例の同期信号発生回路の動作を説
明する。なお、フレームパルスＦＰに同期し、クロック
ＣＬＫの４８０クロックごとにハイレベルとなる信号Ｂ
がカウンタ２から出力されるまでの動作は図１の水平同
期信号発生回路と同じであるので、ここではその説明は
省略する。カウンタ２からハイレベルの信号Ｂが出力さ
れると、エッジ検出回路１０はその立上りを検出し、セ
レクタ１１が出力するクロックの次の立上りから１周期
の間ローレベルとなる水平同期信号ＨＯＵＴを出力す
る。従って、セレクタ１１でクロックＣＬＫが選択され
ている場合には、図４に示すように、ローレベルとなる
期間の長い水平同期信号ＨＯＵＴ１６が出力され、一
方、セレクタ１１でクロックＣＬＫＤが選択されている
場合には、ローレベルとなる期間が半分である水平同期
信号ＨＯＵＴ３２が出力される。すなわち、本実施例の
水平同期信号発生回路では、後続の回路で必要とするパ
ルス幅の水平同期信号を生成することができる。
して第２の発明の実施例の同期信号発生回路の動作を説
明する。なお、フレームパルスＦＰに同期し、クロック
ＣＬＫの４８０クロックごとにハイレベルとなる信号Ｂ
がカウンタ２から出力されるまでの動作は図１の水平同
期信号発生回路と同じであるので、ここではその説明は
省略する。カウンタ２からハイレベルの信号Ｂが出力さ
れると、エッジ検出回路１０はその立上りを検出し、セ
レクタ１１が出力するクロックの次の立上りから１周期
の間ローレベルとなる水平同期信号ＨＯＵＴを出力す
る。従って、セレクタ１１でクロックＣＬＫが選択され
ている場合には、図４に示すように、ローレベルとなる
期間の長い水平同期信号ＨＯＵＴ１６が出力され、一
方、セレクタ１１でクロックＣＬＫＤが選択されている
場合には、ローレベルとなる期間が半分である水平同期
信号ＨＯＵＴ３２が出力される。すなわち、本実施例の
水平同期信号発生回路では、後続の回路で必要とするパ
ルス幅の水平同期信号を生成することができる。
【００２１】
【発明の効果】以上説明したように第１の発明の同期信
号発生回路は、入力されるクロックを分周する分周手段
と、分周されたクロックを計数するカウンタ手段と、該
カウンタ手段の出力をラッチする手段とを有する。従っ
て、例えば４８０クロックごとに水平同期信号を発生さ
せる場合、分周手段でまず１／２にクロックを分周すれ
ば、カウンタ手段は２４０クロックをカウントすればよ
く、２個の４ビットカウンタで構成できる。すなわち、
従来に比べてカウンタの数を１つ少なくすることができ
る。また、カウンタ手段およびラッチ手段は従来の半分
の周波数のクロックで動作するので、消費電力が小さ
い。
号発生回路は、入力されるクロックを分周する分周手段
と、分周されたクロックを計数するカウンタ手段と、該
カウンタ手段の出力をラッチする手段とを有する。従っ
て、例えば４８０クロックごとに水平同期信号を発生さ
せる場合、分周手段でまず１／２にクロックを分周すれ
ば、カウンタ手段は２４０クロックをカウントすればよ
く、２個の４ビットカウンタで構成できる。すなわち、
従来に比べてカウンタの数を１つ少なくすることができ
る。また、カウンタ手段およびラッチ手段は従来の半分
の周波数のクロックで動作するので、消費電力が小さ
い。
【００２２】第２の発明の同期信号発生回路は、入力さ
れるクロックを分周する分周手段と、分周されたクロッ
クを計数するカウンタ手段と、該カウンタ手段の出力の
エッジを検出する手段とを有する。従って、４８０クロ
ックごとに水平同期信号を発生させる場合、第１の発明
の同期信号発生回路と同様、分周手段でまず１／２にク
ロックを分周し、カウンタ手段で２４０クロックをカウ
ントすればよく、２個の４ビットカウンタで構成でき
る。また、カウンタ手段およびエッジ検出手段は従来の
半分の周波数のクロックで動作するので、消費電力が小
さくなることに加え、エッジ検出手段の制御下で適切な
クロックパルスを出力する手段を設けることにより、後
続の回路で必要とするパルス幅の水平同期信号を生成す
ることができる。
れるクロックを分周する分周手段と、分周されたクロッ
クを計数するカウンタ手段と、該カウンタ手段の出力の
エッジを検出する手段とを有する。従って、４８０クロ
ックごとに水平同期信号を発生させる場合、第１の発明
の同期信号発生回路と同様、分周手段でまず１／２にク
ロックを分周し、カウンタ手段で２４０クロックをカウ
ントすればよく、２個の４ビットカウンタで構成でき
る。また、カウンタ手段およびエッジ検出手段は従来の
半分の周波数のクロックで動作するので、消費電力が小
さくなることに加え、エッジ検出手段の制御下で適切な
クロックパルスを出力する手段を設けることにより、後
続の回路で必要とするパルス幅の水平同期信号を生成す
ることができる。
【図１】第１の発明による水平同期信号発生回路の一例
を示す回路図である。
を示す回路図である。
【図２】図１の水平同期信号発生回路の動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図３】第２の発明による水平同期信号発生回路の一例
を示す回路図である。
を示す回路図である。
【図４】図３の水平同期信号発生回路の動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図５】従来の水平同期信号発生回路の一例を示す回路
図である。
図である。
【図６】図５の水平同期信号発生回路の動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
１〜５ カウンタ １０ エッジ検出回路 １１ セレクタ ＡＮ２ アンド回路 ＮＡ１ ナンド回路 ＤＦＦ１、ＤＦＦ２、ＤＦＦ３ Ｄフリップフロップ ＩＮＶ１ インバータ
Claims (2)
- 【請求項１】 映像信号のフレームパルスに同期した水
平同期信号を発生する回路であって、入力されるクロッ
クを分周する分周手段と、分周されたクロックを計数す
るカウンタ手段と、該カウンタ手段の出力をラッチする
手段とを備えたことを特徴とする同期信号発生回路。 - 【請求項２】 映像信号のフレームパルスに同期した水
平同期信号を発生する回路であって、入力されるクロッ
クを分周する分周手段と、分周されたクロックを計数す
るカウンタ手段と、該カウンタ手段の出力のエッジを検
出する手段とを備えたことを特徴とする同期信号発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241794A JPH0583587A (ja) | 1991-09-20 | 1991-09-20 | 同期信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241794A JPH0583587A (ja) | 1991-09-20 | 1991-09-20 | 同期信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0583587A true JPH0583587A (ja) | 1993-04-02 |
Family
ID=17079615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3241794A Pending JPH0583587A (ja) | 1991-09-20 | 1991-09-20 | 同期信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0583587A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0780731A2 (en) | 1995-12-22 | 1997-06-25 | Mitsubishi Chemical Corporation | Photopolymerizable composition for a color filter, color filter and liquid crystal display device |
-
1991
- 1991-09-20 JP JP3241794A patent/JPH0583587A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0780731A2 (en) | 1995-12-22 | 1997-06-25 | Mitsubishi Chemical Corporation | Photopolymerizable composition for a color filter, color filter and liquid crystal display device |
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