JPH05102861A - マルチプレクサ - Google Patents
マルチプレクサInfo
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- JPH05102861A JPH05102861A JP25917091A JP25917091A JPH05102861A JP H05102861 A JPH05102861 A JP H05102861A JP 25917091 A JP25917091 A JP 25917091A JP 25917091 A JP25917091 A JP 25917091A JP H05102861 A JPH05102861 A JP H05102861A
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- Japan
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- signal
- input
- selection
- output
- selection circuit
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Abstract
(57)【要約】
【構成】クロック信号ＣＬＫによりリングカウンタ２５
で発生した選択信号Ｓe１，Ｓe２，Ｓe３は、選択回路
２４に入力されるとともに、ＤＦＦ２１〜２３のクロッ
ク信号入力端子Ｃ１，Ｃ２，Ｃ３にも入力され、各ＤＦ
Ｆでは、入力された選択信号の立ち上がりでデータ信号
を選択回路２４に出力し、選択回路２４では、入力され
た選択信号Ｓe１，Ｓe２，Ｓe３の“Ｈ”レベルのとき
対応するデータ信号を選択し、順番に出力端子３０から
出力する。 【効果】選択信号のデータ信号に対するタイミングマー
ジンが大きくなり、不安定状態や誤動作を生じることな
く、出力端子３０から信号を出力できる。
で発生した選択信号Ｓe１，Ｓe２，Ｓe３は、選択回路
２４に入力されるとともに、ＤＦＦ２１〜２３のクロッ
ク信号入力端子Ｃ１，Ｃ２，Ｃ３にも入力され、各ＤＦ
Ｆでは、入力された選択信号の立ち上がりでデータ信号
を選択回路２４に出力し、選択回路２４では、入力され
た選択信号Ｓe１，Ｓe２，Ｓe３の“Ｈ”レベルのとき
対応するデータ信号を選択し、順番に出力端子３０から
出力する。 【効果】選択信号のデータ信号に対するタイミングマー
ジンが大きくなり、不安定状態や誤動作を生じることな
く、出力端子３０から信号を出力できる。
Description
【０００１】
【産業上の利用分野】本発明は複数のチャネルから入力
される並列信号を直列信号に並直列変換するマルチプレ
クサにかかわり、特に、高速動作に良好な回路構成をも
つマルチプレクサに関する。
される並列信号を直列信号に並直列変換するマルチプレ
クサにかかわり、特に、高速動作に良好な回路構成をも
つマルチプレクサに関する。
【０００２】
【従来の技術】マルチプレクサに関する従来の技術を、
図６〜８により説明する。図６は入力チャネル数が３の
場合の従来のマルチプレクサの論理構成例である。
図６〜８により説明する。図６は入力チャネル数が３の
場合の従来のマルチプレクサの論理構成例である。
【０００３】同図において、１，２，３はマスタとスレ
ーブの２つのラッチで構成されるＤタイプフリップフロ
ップ（以下ＤＦＦと記す)、４はデータ信号入力端子Ｄ
１，Ｄ２，Ｄ３と選択信号入力端子Ｓ１，Ｓ２，Ｓ３と
をもち、Ｓ１に入力される選択信号Ｓe１が“Ｈ”レベ
ルのときＤ１に入力されるデータ信号を、Ｓ２に入力さ
れる選択信号Ｓe２が“Ｈ”のときＤ２に入力されるデ
ータ信号を、Ｓ３に入力される選択信号Ｓe３が“Ｈ”
レベルのときＤ３に入力されるデータ信号をそれぞれ選
択してＱ４から出力する選択回路（ＳＥＬＥＣＴＯ
Ｒ)、５はクロック信号入力端子１０から入力したクロ
ック信号ＣＬＫを１／３の周波数に分周して出力する１
／３分周回路（１／３ＤＩＶＩＤＥＲ)、６は入力した
クロック信号ＣＬＫを１／３の周波数に分周し、３つの
出力端子（Ｓ１′，Ｓ２′，Ｓ３′）に“Ｈ”レベルを
位相をずらして出力するリングカウンタである。
ーブの２つのラッチで構成されるＤタイプフリップフロ
ップ（以下ＤＦＦと記す)、４はデータ信号入力端子Ｄ
１，Ｄ２，Ｄ３と選択信号入力端子Ｓ１，Ｓ２，Ｓ３と
をもち、Ｓ１に入力される選択信号Ｓe１が“Ｈ”レベ
ルのときＤ１に入力されるデータ信号を、Ｓ２に入力さ
れる選択信号Ｓe２が“Ｈ”のときＤ２に入力されるデ
ータ信号を、Ｓ３に入力される選択信号Ｓe３が“Ｈ”
レベルのときＤ３に入力されるデータ信号をそれぞれ選
択してＱ４から出力する選択回路（ＳＥＬＥＣＴＯ
Ｒ)、５はクロック信号入力端子１０から入力したクロ
ック信号ＣＬＫを１／３の周波数に分周して出力する１
／３分周回路（１／３ＤＩＶＩＤＥＲ)、６は入力した
クロック信号ＣＬＫを１／３の周波数に分周し、３つの
出力端子（Ｓ１′，Ｓ２′，Ｓ３′）に“Ｈ”レベルを
位相をずらして出力するリングカウンタである。
【０００４】信号入力端子７，８，９から入力したデー
タ信号Ａi，Ｂi，Ｃi（ｉ＝１，２，３，…）を、１／
３分周回路５の出力信号ＤＩＶの立ち上がりで各々ＤＦ
Ｆ１，ＤＦＦ２，ＤＦＦ３にラッチし、各出力端子Ｑ
１，Ｑ２，Ｑ３から出力する。これら出力信号は、選択
回路４の選択信号入力端子Ｓ１，Ｓ２，Ｓ３に各々入力
された選択信号Ｓe１，Ｓe２，Ｓe３の信号レベルに従
い、データ信号入力端子Ｄ１，Ｄ２，Ｄ３に入力された
信号のうち１つを選択して選択回路４の出力端子Ｑ４か
ら出力端子１１へデータ信号Ａi，Ｂi，Ｃiの直列信号
を出力する。
タ信号Ａi，Ｂi，Ｃi（ｉ＝１，２，３，…）を、１／
３分周回路５の出力信号ＤＩＶの立ち上がりで各々ＤＦ
Ｆ１，ＤＦＦ２，ＤＦＦ３にラッチし、各出力端子Ｑ
１，Ｑ２，Ｑ３から出力する。これら出力信号は、選択
回路４の選択信号入力端子Ｓ１，Ｓ２，Ｓ３に各々入力
された選択信号Ｓe１，Ｓe２，Ｓe３の信号レベルに従
い、データ信号入力端子Ｄ１，Ｄ２，Ｄ３に入力された
信号のうち１つを選択して選択回路４の出力端子Ｑ４か
ら出力端子１１へデータ信号Ａi，Ｂi，Ｃiの直列信号
を出力する。
【０００５】図７はこの論理構成における動作を示す各
部の信号波形である。ただし、各回路における遅延時間
は無視している。
部の信号波形である。ただし、各回路における遅延時間
は無視している。
【０００６】同図において、ＤＦＦ１，ＤＦＦ２，ＤＦ
Ｆ３のクロック入力端子Ｃに入力される１／３分周信号
ＤＩＶ（図中（ｂ））により、ＤＦＦ１，ＤＦＦ２，Ｄ
ＦＦ３のそれぞれの出力端子Ｑ１，Ｑ２，Ｑ３から各々
信号列Ａi，Ｂi，Ｃi（図中（ｃ),（ｄ),（ｅ））が出
力され、これらを選択回路４のデータ信号入力端子Ｄ
１，Ｄ２，Ｄ３に入力する。リングカウンタ６から出力
される選択信号Ｓe１，Ｓe２，Ｓe３（図中（ｆ),
（ｇ),（ｈ））は選択回路４の選択信号入力端子Ｓ１，
Ｓ２，Ｓ３に各々入力され、Ｓ１に入力される選択信号
Ｓe１，が“Ｈ”レベルのときＤ１に入力されるデータ
信号が、Ｓ２に入力される選択信号Ｓe２が“Ｈ”のと
きＤ２に入力されるデータ信号が、Ｓ３に入力される選
択信号Ｓｅ３が“Ｈ”レベルのときＤ３に入力されるデ
ータ信号が選択され、図中（ｉ）に示すように端子Ｄ
１，Ｄ２，Ｄ３に入力されたデータ信号Ａi，Ｂi，Ｃi
が順番に出力端子１１から出力される。
Ｆ３のクロック入力端子Ｃに入力される１／３分周信号
ＤＩＶ（図中（ｂ））により、ＤＦＦ１，ＤＦＦ２，Ｄ
ＦＦ３のそれぞれの出力端子Ｑ１，Ｑ２，Ｑ３から各々
信号列Ａi，Ｂi，Ｃi（図中（ｃ),（ｄ),（ｅ））が出
力され、これらを選択回路４のデータ信号入力端子Ｄ
１，Ｄ２，Ｄ３に入力する。リングカウンタ６から出力
される選択信号Ｓe１，Ｓe２，Ｓe３（図中（ｆ),
（ｇ),（ｈ））は選択回路４の選択信号入力端子Ｓ１，
Ｓ２，Ｓ３に各々入力され、Ｓ１に入力される選択信号
Ｓe１，が“Ｈ”レベルのときＤ１に入力されるデータ
信号が、Ｓ２に入力される選択信号Ｓe２が“Ｈ”のと
きＤ２に入力されるデータ信号が、Ｓ３に入力される選
択信号Ｓｅ３が“Ｈ”レベルのときＤ３に入力されるデ
ータ信号が選択され、図中（ｉ）に示すように端子Ｄ
１，Ｄ２，Ｄ３に入力されたデータ信号Ａi，Ｂi，Ｃi
が順番に出力端子１１から出力される。
【０００７】
【発明が解決しようとする課題】以上説明したように、
図６に示す構成を用いれば、３つの並列信号を１つの直
列信号に変換することができる。しかし、以上の説明は
理想的な場合であって、実際は異なる。つまり、ＤＦＦ
１，ＤＦＦ２，ＤＦＦ３の遅延時間は等しくない。仮に
これらが等しく、ＤＦＦ１，ＤＦＦ２，ＤＦＦ３の遅延
時間を補償する遅延回路を選択回路４とリングカウンタ
６の間に設けて遅延時間を調整する構成にしても、完全
にタイミングを調整することは不可能である。さらに、
信号は有限の立ち上がり時間と立ち下がり時間をもって
おり、一般的にはこの両者は等しくない。そのため、図
７中に矢印で示す時刻Ｔa１,Ｔb１，Ｔc１，Ｔs１，Ｔs
３を完全に一致させることはできない。従って、選択回
路４の出力信号（図中（ｉ）に示す出力信号）の矢印で
示す部分の信号は非常に不安定になり、誤動作が発生す
るという大きな問題を有していた。
図６に示す構成を用いれば、３つの並列信号を１つの直
列信号に変換することができる。しかし、以上の説明は
理想的な場合であって、実際は異なる。つまり、ＤＦＦ
１，ＤＦＦ２，ＤＦＦ３の遅延時間は等しくない。仮に
これらが等しく、ＤＦＦ１，ＤＦＦ２，ＤＦＦ３の遅延
時間を補償する遅延回路を選択回路４とリングカウンタ
６の間に設けて遅延時間を調整する構成にしても、完全
にタイミングを調整することは不可能である。さらに、
信号は有限の立ち上がり時間と立ち下がり時間をもって
おり、一般的にはこの両者は等しくない。そのため、図
７中に矢印で示す時刻Ｔa１,Ｔb１，Ｔc１，Ｔs１，Ｔs
３を完全に一致させることはできない。従って、選択回
路４の出力信号（図中（ｉ）に示す出力信号）の矢印で
示す部分の信号は非常に不安定になり、誤動作が発生す
るという大きな問題を有していた。
【０００８】図８はこの誤動作の具体例を示したもので
ある。これは、データ信号Ａi，Ｂi，Ｃiが選択信号Ｓe
１，Ｓe２，Ｓe３に対して遅れている場合を示してい
る。この場合には、図中（ｇ）に示すように矢印の部分
で誤動作（俗に言うヒゲ）を生じてしまう。
ある。これは、データ信号Ａi，Ｂi，Ｃiが選択信号Ｓe
１，Ｓe２，Ｓe３に対して遅れている場合を示してい
る。この場合には、図中（ｇ）に示すように矢印の部分
で誤動作（俗に言うヒゲ）を生じてしまう。
【０００９】この問題を解決するために、従来は図７の
（ｉ）の直列データ信号を再度ＤＦＦに入力し、クロッ
ク信号（図７（ａ））の立ち上がりでデータ信号をラッ
チし、信号の修正と波形整形をしていた。しかし、この
構成ではＤＦＦにおいてクロック信号が立ち上がる前に
データが変化しないでいる時間（データがＡiの時）
と、クロック信号が立ち上がった後データが変化しない
でいる時間（データがＣiの時）とが短くなるため、Ｄ
ＦＦの位相余裕が小さくなり、高速化が困難であった。
（ｉ）の直列データ信号を再度ＤＦＦに入力し、クロッ
ク信号（図７（ａ））の立ち上がりでデータ信号をラッ
チし、信号の修正と波形整形をしていた。しかし、この
構成ではＤＦＦにおいてクロック信号が立ち上がる前に
データが変化しないでいる時間（データがＡiの時）
と、クロック信号が立ち上がった後データが変化しない
でいる時間（データがＣiの時）とが短くなるため、Ｄ
ＦＦの位相余裕が小さくなり、高速化が困難であった。
【００１０】本発明の目的は、従来の回路がもつ不安定
動作により発生する誤動作を除去することにより、高速
動作の可能なマルチプレクサを実現することにある。
動作により発生する誤動作を除去することにより、高速
動作の可能なマルチプレクサを実現することにある。
【００１１】
【課題を解決するための手段】本発明は、上記目的を達
成するために、並列データ入力部ＤＦＦのクロック信号
と選択回路用選択信号とを共用した構成にしたものであ
る。
成するために、並列データ入力部ＤＦＦのクロック信号
と選択回路用選択信号とを共用した構成にしたものであ
る。
【００１２】
【作用】上記構成により、各ＤＦＦは、クロック信号に
より発生した選択信号を入力し、入力された選択信号の
例えば立ち上がりで、各データ信号を選択回路に出力す
る。一方、選択回路は、入力した選択信号の例えば
“Ｈ”レベルのとき、対応するＤＦＦから入力されたデ
ータ信号を選択し、複数のＤＦＦからのデータ信号を順
番に出力端子から出力する。この結果、後に詳述するよ
うに、選択回路においては、選択信号のデータ信号に対
するタイミングマージンが非常に大きくなり、不安定状
態や誤動作を生じることなく、出力端子から信号を出力
することができる。
より発生した選択信号を入力し、入力された選択信号の
例えば立ち上がりで、各データ信号を選択回路に出力す
る。一方、選択回路は、入力した選択信号の例えば
“Ｈ”レベルのとき、対応するＤＦＦから入力されたデ
ータ信号を選択し、複数のＤＦＦからのデータ信号を順
番に出力端子から出力する。この結果、後に詳述するよ
うに、選択回路においては、選択信号のデータ信号に対
するタイミングマージンが非常に大きくなり、不安定状
態や誤動作を生じることなく、出力端子から信号を出力
することができる。
【００１３】
【実施例】本発明によるマルチプレクサの第１の実施例
の構成を図１に示す。同図において２１，２２，２３は
ＤＦＦ、２４は選択回路、２５はリングカウンタであ
る。リングカウンタ２５の出力端子Ｓ１′，Ｓ２′，Ｓ
３′は各々選択回路２４の選択信号入力端子Ｓ１，Ｓ
２，Ｓ３に接続されるとともに、リングカウンタ２５の
出力端子Ｓ１′はＤＦＦ２２のクロック端子Ｃ２に、出
力端子Ｓ２′はＤＦＦ２３のクロック端子Ｃ３に、出力
端子Ｓ３′はＤＦＦ２１のクロック端子Ｃ１にそれぞれ
接続されている。
の構成を図１に示す。同図において２１，２２，２３は
ＤＦＦ、２４は選択回路、２５はリングカウンタであ
る。リングカウンタ２５の出力端子Ｓ１′，Ｓ２′，Ｓ
３′は各々選択回路２４の選択信号入力端子Ｓ１，Ｓ
２，Ｓ３に接続されるとともに、リングカウンタ２５の
出力端子Ｓ１′はＤＦＦ２２のクロック端子Ｃ２に、出
力端子Ｓ２′はＤＦＦ２３のクロック端子Ｃ３に、出力
端子Ｓ３′はＤＦＦ２１のクロック端子Ｃ１にそれぞれ
接続されている。
【００１４】図２に本実施例における各部の動作波形を
示す。ただし、各回路の遅延時間は無視している。
示す。ただし、各回路の遅延時間は無視している。
【００１５】図１においてクロック信号入力端子２９か
ら入力されたクロック信号ＣＬＫにより発生した選択信
号Ｓe１の立ち上がりでＤＦＦ２２は信号Ｂiを、選択信
号Ｓe２の立ち上がりでＤＦＦ２３は信号Ｃiを、選択信
号Ｓe３の立ち上がりでＤＦＦ２１は信号Ａiをそれぞれ
出力する。信号Ａi，Ｂi，Ｃiは選択回路２４のデータ
信号入力端子Ｄ１，Ｄ２，Ｄ３に各々入力され、選択信
号Ｓe１が“Ｈ”レベルのときＤ１に入力された信号Ａi
を、選択信号Ｓe２が“Ｈ”レベルのときＤ２に入力さ
れた信号Ｂiを、選択信号Ｓe３が“Ｈ”レベルのときＤ
３に入力された信号Ｃiを選択し、端子Ｄ１，Ｄ２，Ｄ
３に入力されたデータ信号Ａi，Ｂi，Ｃiが順番に出力
端子３０から出力される。ここで特に重要なことは、選
択信号Ｓe１，Ｓe２，Ｓe３が“Ｈ”レベルになる期間
がデータ信号Ａi，Ｂi，Ｃ，の中央にあるということで
あり、選択回路におけるタイミングマージンが非常に大
きいということである。従って、不安定状態や誤動作の
無い出力信号（ｈ）を得ることができる。また、タイミ
ング調整用の遅延回路を一切必要としていないことは、
従来回路と異なる大きな利点である。
ら入力されたクロック信号ＣＬＫにより発生した選択信
号Ｓe１の立ち上がりでＤＦＦ２２は信号Ｂiを、選択信
号Ｓe２の立ち上がりでＤＦＦ２３は信号Ｃiを、選択信
号Ｓe３の立ち上がりでＤＦＦ２１は信号Ａiをそれぞれ
出力する。信号Ａi，Ｂi，Ｃiは選択回路２４のデータ
信号入力端子Ｄ１，Ｄ２，Ｄ３に各々入力され、選択信
号Ｓe１が“Ｈ”レベルのときＤ１に入力された信号Ａi
を、選択信号Ｓe２が“Ｈ”レベルのときＤ２に入力さ
れた信号Ｂiを、選択信号Ｓe３が“Ｈ”レベルのときＤ
３に入力された信号Ｃiを選択し、端子Ｄ１，Ｄ２，Ｄ
３に入力されたデータ信号Ａi，Ｂi，Ｃiが順番に出力
端子３０から出力される。ここで特に重要なことは、選
択信号Ｓe１，Ｓe２，Ｓe３が“Ｈ”レベルになる期間
がデータ信号Ａi，Ｂi，Ｃ，の中央にあるということで
あり、選択回路におけるタイミングマージンが非常に大
きいということである。従って、不安定状態や誤動作の
無い出力信号（ｈ）を得ることができる。また、タイミ
ング調整用の遅延回路を一切必要としていないことは、
従来回路と異なる大きな利点である。
【００１６】また、従来と同様に選択回路２４の次にＤ
ＦＦを設けてリタイミングを行う構成にしても、クロッ
ク信号とデータ信号のタイミングマージン（位相余裕）
は従来の論理構成のように小さくはならず、安定な高速
回路動作を実現できるという大きな効果を有する。
ＦＦを設けてリタイミングを行う構成にしても、クロッ
ク信号とデータ信号のタイミングマージン（位相余裕）
は従来の論理構成のように小さくはならず、安定な高速
回路動作を実現できるという大きな効果を有する。
【００１７】次に、本発明によるマルチプレクサの第２
の実施例の構成を図３に示す。同図において４１，４
２，４３はＤＦＦ、４４は選択回路、４５はリングカウ
ンタである。リングカウンタ４５の出力端子Ｓ１′，Ｓ
２′，Ｓ３′は各々選択回路４４の選択信号入力端子Ｓ
１，Ｓ２，Ｓ３に接続されるとともに、リングカウンタ
４５の出力端子Ｓ１′はＤＦＦ４１のクロック端子Ｃ１
に、出力端子Ｓ２′はＤＦＦ４２のクロック端子Ｃ２
に、出力端子Ｓ３′はＤＦＦ４３のクロック端子Ｃ３に
それぞれ接続されている。
の実施例の構成を図３に示す。同図において４１，４
２，４３はＤＦＦ、４４は選択回路、４５はリングカウ
ンタである。リングカウンタ４５の出力端子Ｓ１′，Ｓ
２′，Ｓ３′は各々選択回路４４の選択信号入力端子Ｓ
１，Ｓ２，Ｓ３に接続されるとともに、リングカウンタ
４５の出力端子Ｓ１′はＤＦＦ４１のクロック端子Ｃ１
に、出力端子Ｓ２′はＤＦＦ４２のクロック端子Ｃ２
に、出力端子Ｓ３′はＤＦＦ４３のクロック端子Ｃ３に
それぞれ接続されている。
【００１８】図４に本実施例における各部の動作波形を
示す。ただし、各回路の遅延時間は無視している。
示す。ただし、各回路の遅延時間は無視している。
【００１９】図３においてクロック信号入力端子４９か
ら入力されたクロック信号ＣＬＫにより発生した選択信
号Ｓe１の立ち下がりでＤＦＦ４１は信号Ａiを、選択信
号Ｓe２の立ち下がりでＤＦＦ４２は信号Ｂiを、選択信
号Ｓe３の立ち下がりでＤＦＦ４３は信号Ｃiをそれぞれ
出力する。信号Ａi，Ｂi，Ｃiは選択回路４４のデータ
信号入力端子Ｄ１，Ｄ２，Ｄ３に各々入力され、選択信
号Ｓe１が“Ｈ”レベルのときＤ１に入力された信号Ａi
を、選択信号Ｓe２が“Ｈ”レベルのときＤ２に入力さ
れた信号Ｂiを、選択信号Ｓe３が“Ｈ”レベルのときＤ
３に入力された信号Ｃiを選択し、端子Ｄ１，Ｄ２，Ｄ
３に入力されたデータ信号Ａi，Ｂi，Ｃiが順番に出力
端子５０から出力される。ここで特に重要なことは、選
択回路におけるデータ信号と選択信号のタイミング関係
である。これについて、例えばデータ信号Ｄ１と選択信
号Ｓ１の場合について、図５を用いて説明する。選択信
号Ｓ１（図中（ａ））の立ち下がり時点ｔ１でＤＦＦ４
１からデータ信号Ａiが出力される。ここではＤＦＦ４
１の遅延時間をｔpｄとする。選択回路４４では、ＤＦ
Ｆ４１を駆動した選択信号Ｓ１が“Ｈ”レベルのとき、
データ信号入力端子に入力されるデータ信号Ａiを選択
する。従って、ＤＦＦの遅延時間分だけ選択信号がデー
タ信号の内側に確実に入り込み、誤動作はもちろん、不
安定動作の無いタイミングマージンのある動作を得るこ
とができる。タイミング調整用の遅延回路を一切必要と
しないという大きな利点をもつことも、上述の第１の実
施例の場合と同じである。
ら入力されたクロック信号ＣＬＫにより発生した選択信
号Ｓe１の立ち下がりでＤＦＦ４１は信号Ａiを、選択信
号Ｓe２の立ち下がりでＤＦＦ４２は信号Ｂiを、選択信
号Ｓe３の立ち下がりでＤＦＦ４３は信号Ｃiをそれぞれ
出力する。信号Ａi，Ｂi，Ｃiは選択回路４４のデータ
信号入力端子Ｄ１，Ｄ２，Ｄ３に各々入力され、選択信
号Ｓe１が“Ｈ”レベルのときＤ１に入力された信号Ａi
を、選択信号Ｓe２が“Ｈ”レベルのときＤ２に入力さ
れた信号Ｂiを、選択信号Ｓe３が“Ｈ”レベルのときＤ
３に入力された信号Ｃiを選択し、端子Ｄ１，Ｄ２，Ｄ
３に入力されたデータ信号Ａi，Ｂi，Ｃiが順番に出力
端子５０から出力される。ここで特に重要なことは、選
択回路におけるデータ信号と選択信号のタイミング関係
である。これについて、例えばデータ信号Ｄ１と選択信
号Ｓ１の場合について、図５を用いて説明する。選択信
号Ｓ１（図中（ａ））の立ち下がり時点ｔ１でＤＦＦ４
１からデータ信号Ａiが出力される。ここではＤＦＦ４
１の遅延時間をｔpｄとする。選択回路４４では、ＤＦ
Ｆ４１を駆動した選択信号Ｓ１が“Ｈ”レベルのとき、
データ信号入力端子に入力されるデータ信号Ａiを選択
する。従って、ＤＦＦの遅延時間分だけ選択信号がデー
タ信号の内側に確実に入り込み、誤動作はもちろん、不
安定動作の無いタイミングマージンのある動作を得るこ
とができる。タイミング調整用の遅延回路を一切必要と
しないという大きな利点をもつことも、上述の第１の実
施例の場合と同じである。
【００２０】また、従来と同様に選択回路４４の次にＤ
ＦＦを設けてリタイミングを行う構成にしても、クロッ
ク信号とデータ信号のタイミングマージン（位相余裕）
は従来の論理構成のよう小さくはならず、安定な高速回
路動作を実現できるという大きな効果を有する。
ＦＦを設けてリタイミングを行う構成にしても、クロッ
ク信号とデータ信号のタイミングマージン（位相余裕）
は従来の論理構成のよう小さくはならず、安定な高速回
路動作を実現できるという大きな効果を有する。
【００２１】なお、以上の説明において、第１の実施例
ではＤＦＦの動作をクロック信号の立ち上がりで動作す
るとし、第２の実施例ではＤＦＦの動作をクロック信号
の立ち下がりで動作するとしたが、ＤＦＦをクロック信
号の立ち上がりで動作させるか立ち下がりで動作させる
かは全く設計の自由であり、本発明はいずれの組み合わ
せにおいても有効であることは明らかである。また、選
択回路は選択信号が“Ｈ”レベルのときに対応するデー
タ信号入力端子に入力されるデータが選択されるとした
が、これも“Ｌ”レベルでデータが選択されるようにし
ても有効である。ただ、ＤＦＦを動作させる信号と選択
回路を動作させる信号のレベルの組み合わせを的確に組
み合わせれば良い。
ではＤＦＦの動作をクロック信号の立ち上がりで動作す
るとし、第２の実施例ではＤＦＦの動作をクロック信号
の立ち下がりで動作するとしたが、ＤＦＦをクロック信
号の立ち上がりで動作させるか立ち下がりで動作させる
かは全く設計の自由であり、本発明はいずれの組み合わ
せにおいても有効であることは明らかである。また、選
択回路は選択信号が“Ｈ”レベルのときに対応するデー
タ信号入力端子に入力されるデータが選択されるとした
が、これも“Ｌ”レベルでデータが選択されるようにし
ても有効である。ただ、ＤＦＦを動作させる信号と選択
回路を動作させる信号のレベルの組み合わせを的確に組
み合わせれば良い。
【００２２】なお、以上の説明では並列入力信号数が３
の場合について説明したが、信号数が更に多い場合にも
有効であること言うまでもない。
の場合について説明したが、信号数が更に多い場合にも
有効であること言うまでもない。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
データ入力部の複数のＤＦＦに異なる位相の選択信号を
供給して動作させたことにより、選択回路にＤＦＦから
供給されるデータ信号と選択信号のタイミングマージン
が大きくなる。
データ入力部の複数のＤＦＦに異なる位相の選択信号を
供給して動作させたことにより、選択回路にＤＦＦから
供給されるデータ信号と選択信号のタイミングマージン
が大きくなる。
【００２４】すなわち、従来のマルチプレクサは、選択
回路の出力信号の誤動作を回避するために、選択回路の
次にＤＦＦを更に設けることが不可欠であったが、選択
回路の出力データが不安定であったため高速化が困難で
あった。
回路の出力信号の誤動作を回避するために、選択回路の
次にＤＦＦを更に設けることが不可欠であったが、選択
回路の出力データが不安定であったため高速化が困難で
あった。
【００２５】しかし、本発明によれば、一切のタイミン
グ回路（遅延回路）は不要であり、上述したように選択
回路のタイミングマージンは大きくなり、選択回路から
誤動作の無い出力信号を容易に得ることができるという
効果を有する。
グ回路（遅延回路）は不要であり、上述したように選択
回路のタイミングマージンは大きくなり、選択回路から
誤動作の無い出力信号を容易に得ることができるという
効果を有する。
【図１】本発明によるマルチプレクサの第１の実施例の
構成図である。
構成図である。
【図２】上記第１の実施例における動作波形図である。
【図３】本発明によるマルチプレクサの第２の実施例の
構成図である。
構成図である。
【図４】上記第２の実施例における動作波形図である。
【図５】上記第２の実施例における動作波形図である。
【図６】従来のマルチプレクサの一構成例を示す図であ
る。
る。
【図７】上記従来の構成例における動作波形図である。
【図８】上記従来の構成例における動作波形図である。
２１，２２，２３…Ｄタイプフリップフロップ（ＤＦ
Ｆ） ２４…選択回路 ２５…リングカウンタ ２６，２７，２８…信号入力端子 ２９…クロック信号入力端子 ３０…出力端子 ４１，４２，４３…Ｄタイプフリップフロップ（ＤＦ
Ｆ） ４４…選択回路 ４５…リングカウンタ ４６，４７，４８…信号入力端子 ４９…クロック信号入力端子 ５０…出力端子
Ｆ） ２４…選択回路 ２５…リングカウンタ ２６，２７，２８…信号入力端子 ２９…クロック信号入力端子 ３０…出力端子 ４１，４２，４３…Ｄタイプフリップフロップ（ＤＦ
Ｆ） ４４…選択回路 ４５…リングカウンタ ４６，４７，４８…信号入力端子 ４９…クロック信号入力端子 ５０…出力端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 聡 東京都千代田区内幸町一丁目１番６号 日 本電信電話株式会社内
Claims (3)
- 【請求項１】ｎ個（ｎは３以上の整数）のＤタイプフリ
ップフロップＤＦＦ１，ＤＦＦ２，…ＤＦＦｎと、 ｎ個の出力端子（Ｓ１′，Ｓ２′，…Ｓｎ′）をもつｎ
段のリングカウンタと、 ｎ個のデータ入力端子（Ｄ１，Ｄ２，…Ｄｎ）とｎ個の
選択信号入力端子（Ｓ１，Ｓ２，…Ｓｎ）をもち、選択
信号のレベルによりデータ入力端子に入力されるデータ
信号を選択してｎ個の並列信号列を１つの直列信号列に
並直列変換する選択回路とで構成されるマルチプレクサ
において、 リングカウンタの出力端子Ｓ１′，Ｓ２′，…Ｓｎ′を
それぞれ選択回路の選択信号入力端子Ｓ１，Ｓ２，…Ｓ
ｎに接続し、 ＤＦＦ１，ＤＦＦ２，…ＤＦＦｎの出力端子を選択回路
のデータ入力端子Ｄ１，Ｄ２，…Ｄｎに接続するととも
に、 上記リングカウンタの出力端子を各々上記Ｄタイプフリ
ップフロップのクロック信号入力端子に接続したことを
特徴とするマルチプレクサ。 - 【請求項２】請求項１に記載のマルチプレクサにおい
て、 上記リングカウンタの出力端子Ｓ１′，Ｓ２′…，Ｓ
（ｎ−１)′，Ｓｎ′をそれぞれ上記ＤＦＦ２，ＤＦＦ
３，…ＤＦＦｎ，ＤＦＦ１のクロック信号入力端子に接
続したことを特徴とするマルチプレクサ。 - 【請求項３】請求項１に記載のマルチプレクサにおい
て、 上記リングカウンタの出力端子Ｓ１′，Ｓ２′…Ｓｎ′
をそれぞれ上記ＤＦＦ１，ＤＦＦ２，…ＤＦＦｎのクロ
ック信号入力端子に接続したことを特徴とするマルチプ
レクサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25917091A JPH05102861A (ja) | 1991-10-07 | 1991-10-07 | マルチプレクサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25917091A JPH05102861A (ja) | 1991-10-07 | 1991-10-07 | マルチプレクサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102861A true JPH05102861A (ja) | 1993-04-23 |
Family
ID=17330334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25917091A Pending JPH05102861A (ja) | 1991-10-07 | 1991-10-07 | マルチプレクサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05102861A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001203585A (ja) * | 2000-01-24 | 2001-07-27 | Mitsubishi Electric Corp | パラレル−シリアル変換回路 |
| JP2006303915A (ja) * | 2005-04-20 | 2006-11-02 | Ricoh Co Ltd | 半導体装置，画像読取装置および複写装置 |
| JP2008258692A (ja) * | 2007-03-30 | 2008-10-23 | Nec Corp | クロック乗換回路 |
| JP2012533830A (ja) * | 2009-07-20 | 2012-12-27 | シノプシス， インコーポレイテッド | 擬似同期時分割多重化 |
-
1991
- 1991-10-07 JP JP25917091A patent/JPH05102861A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001203585A (ja) * | 2000-01-24 | 2001-07-27 | Mitsubishi Electric Corp | パラレル−シリアル変換回路 |
| JP2006303915A (ja) * | 2005-04-20 | 2006-11-02 | Ricoh Co Ltd | 半導体装置，画像読取装置および複写装置 |
| JP2008258692A (ja) * | 2007-03-30 | 2008-10-23 | Nec Corp | クロック乗換回路 |
| JP2012533830A (ja) * | 2009-07-20 | 2012-12-27 | シノプシス， インコーポレイテッド | 擬似同期時分割多重化 |
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