JPH0583932B2 - - Google Patents

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JPH0583932B2
JPH0583932B2 JP1277333A JP27733389A JPH0583932B2 JP H0583932 B2 JPH0583932 B2 JP H0583932B2 JP 1277333 A JP1277333 A JP 1277333A JP 27733389 A JP27733389 A JP 27733389A JP H0583932 B2 JPH0583932 B2 JP H0583932B2
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Kuwangufuii Jen Amii
An Geiji Patorishia
Ii Nagai Agunesu
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International Business Machines Corp
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  • Executing Machine-Instructions (AREA)
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Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は計算システム、更に詳細に説明すれ
ば、改良された高いパフオーマンスの多重プロセ
ツサ及びユニ・プロセツサ・コンピユータ・シス
テムに関する。
コンピユータ・システムの設計および開発で
は、次第に前記システムのパフオーマンスが重要
視されている。パフオーマンスはコンピユータ・
システムを含む集積回路チツプの製造に使用され
る技術の関数であることが多い。コンピユータ・
システムの開発では新しい１つの前記技術は相補
型金属酸化物半導体（CMOS）技術である。コ
ンピユータ・システムを含むチツプの物理数の減
少によつて、CMOS技術は従来のコンピユー
タ・システムで以前に観察されたよりも大きい信
頼性、保守性及び可用性を提供する。チツプ上の
入力／出力ピンの不足が従来のコンピユータ・シ
ステムの問題になつていたが、CMOS技術導入
によるチツプ数の減少はチツプ間の相互接続（入
力／出力ピン）の数を減らした。更に、パフオー
マンスはコンピユータ・システムを含むプロセツ
サの数の関数となることもある。
Ｂ 従来技術とその課題 前記先進技術のコンピユータ・システムの主要
な問題は複数の長さのデータ・フイールドをメモ
リから計算機レジスタにロードし且つ計算機レジ
スタからメモリに記憶することを可能にするデー
タ転送命令の提供が必要であることである。米国
特許第4745547号はベクトル処理でのこの機能の
必要性を示唆している。
これを達成する１つの方法は入力／出力動作で
のブロツク転送を利用することである。米国特許
第4370712号及び同第4438493号はブロツク転送手
法を開示している。しかしながら、前記動作はそ
のオーバヘツドによりプロセツサ間転送を大きな
データ・ブロツクのＩ／Ｏ転送ほど有効なものに
はしない。
簡単な限定された目的のデータ転送方法が米国
特許第4716545号に開示されている。この手法の
目的が限定されるのはダブルワードの読取り又は
書込みに限定されるからである。ダブルワード転
送を実現する大胆な方法が米国特許第4361869号
に開示されている。この方法はバスの幅を２倍に
することによりメモリとプロセツサの間の転送を
高速化している。あいにく、この方法は可変幅の
フイールドの使用に関しては十分な柔軟性を提供
しない。
米国特許第4491908号にずつと柔軟な方法が開
示されている。この手法は転送命令の１フイール
ドのオペランドの長さを指定することにより最大
４ワードまで転送する。このフイールドを複号し
実際の転送を行なうためにマイクロプログラムが
使用される。しかしながら、フアームウエアの実
現は柔軟性はあるが本質的に低速である。
可変長のオペランド・フイールドを複号するも
う１つの手段はIBM Technical Disclosure
Bulletin、Vol.19、No.１、1976年６月にPlant外
により開示されているような牽引テーブルを用い
ることである。IBM Technical Disclosure
Bulletin、Vol.25、No.４、1976年９月にはNair外
により複数ワード転送を行なうときのキヤツシユ
管理に関連した問題が記述されている。
Ｃ 課題を解決するための手段 本発明は過度のフアームウエアの使用による実
施に関連した走行時間の不利を減らすハードウエ
アを付加することにより、従来技術で見つかつた
問題を解決する。良好な実施例では、ロード命令
及び記憶命令のどちらにもソフトウエア指定の１
〜64の８ビツト・バイト転送をハードウエアで実
行可能にすることにより設計が容易になる。
ハードウエアの複雑さは現在のものとほぼ同じ
ハードウエアの使用により減少する。特別のケー
スの条件を取り除くことにより、ハードウエアが
簡略化されるかも知れない。しかしながら、実際
のソフトウエア命令をエミユレートする“ミニ命
令”を生成するために幾つかの回路の付加が必要
になることがある。
ミニ命令は既存のハードウエア・アーキテクチ
ヤで実行されるため、マイクロプログラムでの実
施に関連した不利は生じない。
複雑な複数のロード命令又は記憶命令の実行は
通常の場合のように復号とともに開始される。特
定の命令が識別されると、少なくとも１つの“ミ
ニ命令”の使用を必要とする特別の条件があるか
どうかを判定するためフイールドが検査される。
前記特別のケースに含まれるのは通常のワード境
界と一致しないバイト境界での転送の開始又は終
了、通常のダブルワード境界と一致しないバイト
境界での転送の開始又は終了及び８バイトよりも
大きいデータ転送である。もし前記特別のケース
がないならば、命令は単に従来技術の計算機の場
合のように実行される。もし特別のケースが見つ
かれば、新たに加えられた制御ロジツクは、現在
の命令が制御フイールドにセツトされた一連の変
数により複数回実行され、所望の複雑なロード又
は記憶を最も効率的な方法で行なうことを保証す
る。各々の実行は既存のソフトウエア・アーキテ
クチヤで可能なため、“ミニ命令”と呼ばれるが、
最も効率的な走行時間実行を保証するのに許容さ
れる変数に制約がある。
Ｄ 実施例 システム・アーキテクチヤ 本発明はシングル・プロセツサ又は多重プロセ
ツサを持つIBMシステム370アーキテクチヤを有
する最新のコンピユータ・システムで実施される
ことが望ましい。前記システムが本明細書に記述
される。
第２図には、本発明を用いるユニ・プロセツ
サ・コンピユータ・システムが示されている。第
２図で、ユニ・プロセツサ・システムは記憶制御
装置（SCL）１２に接続されたL3メモリ１０を
含む。１つの端で、記憶制御装置１２は、統合ア
ダプタ及び単一カード・チヤネル１６に接続され
る統合Ｉ／Ｏサブシステム制御部１４に接続され
る。他の端では、記憶制御装置１２は、命令キヤ
ツシユ及びデータ・キヤツシユ−ひとまとめにし
て“L1”キヤツシユと呼ばれる−を含むＩ／Ｄ
キヤツシユ（L1）１８に接続される。Ｉ／Ｄキ
ヤツシユ１８は命令装置（Ｉユニツト）・実行装
置（Ｅユニツト）・制御記憶装置（Ｃ／Ｓ）２０
及びベクトル・プロセツサ（VP）２２に接続さ
れる。ベクトル・プロセツサ２２は米国特許出願
第530842号（1983年９月９日出願）に記述されて
いる。第２図のユニ・プロセツサ・システムは多
重システム・チヤネル通信装置２４も含む。
L3メモリ１０は２枚の“知能”メモリ・カー
ドを含む。これらのカードはある特定の特徴：誤
り検査及び訂正、拡張誤り検査及び訂正
（ECC）、リフレツシユ・アドレス・レジスタ及
びカウンタ、並びに予備ビツト能力を持たせるこ
とにより、“知能的”である。L3メモリ１０に対
するインタフエースは８ビツト幅である。メモ
リ・サイズは８、16、32及び64メガバイトであ
る。L3メモリは記憶制御装置（SCL）１２に接
続される。
記憶制御装置１２は、L3メモリ１０、Ｉ／Ｏ
サブシステム制御部１４及びＩ／Ｄキヤツシユ１
８に対するアクセスを調停する３つのバス・アー
ビタを含む。記憶制御装置１２は更にＩ／Ｄ
（L1）キヤツシユ１８を探索する能力を有するデ
イレクトリを含む。もしデータがL1キヤツシユ
１８に置かれているが該データが陳腐化していれ
ば、記憶制御装置１２はL1キヤツシユ１８にあ
る陳腐化したデータを無効にし、それによりＩ／
Ｏサブシステム制御部１４がL3メモリ１０にあ
るデータを更新できるようにする。その後、命
令／実行装置２０は更新されたデータをL3メモ
リ１０から入手しなければならない。記憶制御装
置１２は更に、Ｉ／Ｏサブシステム制御部１４か
らL3メモリ１０に入力されるデータを緩衝記憶
し且つ命令／実行装置２０からL3メモリ１０に
入力されるデータを緩衝記憶するための複数のバ
ツフアを含む。命令／実行装置２０に関連したバ
ツフアは256バイト・ライン・バツフアであり、
順次動作のような一定の命令タイプのエントリを
一回に８バイト作ることを可能にする。このライ
ン・バツフアは、それが一杯のときは、L3メモ
リへのデータのブロツク転送を生じさせる。その
結果、メモリ動作は個々の記憶動作の数からそれ
よりもずつと少ないライン転送の数に減らされ
る。
L1キヤツシユ１８を構成する命令キヤツシユ
及びデータ・キヤツシユは各々が16Kbのキヤツ
シユである。記憶制御装置１２に対するインタフ
エースは８バイト幅である。従つて、記憶制御装
置１２からのインページ動作は８データ転送サイ
クルを要する。データ・キヤツシユは“ストアス
ルー”・キヤツシユである。これは命令／実行装
置２０からのデータがL3メモリに記憶されるこ
とを意味し、もし対応する陳腐化されたデータが
L1キヤツシユ１８に存在しなければ、該データ
はL1キヤツシユに持込まれて記憶されることは
ない。この動作を援助するため、L1データ・キ
ヤツシユと共に“ストア・バツフア”が存在し、
最大８ストア動作までの緩衝記憶が可能である。
ベクトル・プロセツサ２２はデータ・キヤツシ
ユに接続される。ベクトル・プロセツサ２２は記
憶制御装置１２への命令／実行装置２０のデータ
フローを共有するが、ベクトル・プロセツサ２２
は、それが動作している間は、命令／実行装置２
０がデータ取出しのために記憶制御装置１２にア
クセスすることを許可しない。
統合Ｉ／Ｏサブシステム１４は８バイト・バス
を介して記憶制御装置１２に接続される。サブシ
ステム１４は３つの64バイト・バツフアを含む。
これらのバツフアは統合Ｉ／Ｏサブシステム１４
から来るデータを記憶制御装置１２に同期させる
ために用いられる。即ち、命令／実行装置２０及
びＩ／Ｏサブシステム１４は異なるクロツクで動
作し、２つのクロツクの同期は３つの64バイト・
バツフア構造により達成される。
多重システム・チヤネル通信装置２４は、シス
テムに対し外部的にパツケージされた４ポート・
チヤネル間アダプタである。
第３図には、本発明を用いるトライアデイツク
（多重プロセツサ）システムを示す。第３図で、
一対のL3メモリ10A／10Bはバス切替装置
（BSU）２６に接続され、BSUはL2キヤツシユ
２６Ａを含む。BSU２６は統合Ｉ／Ｏサブシス
テム１４、共用チヤネル・プロセツサ２８及び３
つのプロセツサ（第１のプロセツサは命令／デー
タ・キヤツシユ１８Ａ及び命令／実行装置／制御
記憶装置２０Ａを含み、第２のプロセツサは命
令／データ・キヤツシユ１８Ｂ及び命令／実行装
置／制御記憶装置２０Ｂを含み、第３のプロセツ
サは命令／データ・キヤツシユ１８Ｃ及び命令／
実行装置／制御記憶装置２０Ｃを含む）に接続さ
れる。命令／データ・キヤツシユ１８Ａ，１８Ｂ
及び１８Ｃの各々は“L1”キヤツシユと呼ばれ
る。BSU２６にあるキヤツシユはL2キヤツシユ
２６Ａと呼ばれ、メイン・メモリ10A／10BはL3
メモリと呼ばれる。
BSU２６は３つのプロセツサ18A／20A、
18B／20B及び18C／20C、２つのL3メモリ・ポ
ート10A／10B、２つの共用チヤネル・プロセツ
サ２８、並びに統合Ｉ／Ｏサブシステム１４を接
続する。BSU２６には、３つのプロセツサの
各々からL3メモリへの要求、又はＩ／Ｏサブシ
ステム１４あるいは共用チヤネル・プロセツサか
らの要求のような、処理すべき要求に対する優先
順位を決定する回路、インタフエースを作動させ
る回路、及びL2キヤツシユ２６Ａをアクセスす
る回路が含まれる。L2キヤツシユ２６Ａは“ス
トアイン”キヤツシユである。これは、データを
変更するため、L2キヤツシユをアクセスする動
作はL2キヤツシユに常駐するデータも変更しな
ければならないことを意味する（このルールの唯
一の例外は、もし動作がＩ／Ｏサブシステム１４
から始まるなら、且つもしデータがL3メモリ
10A／10Bにだけ常駐し、L2キヤツシユ２６Ａに
は常駐していないなら、データはL3メモリにお
いてだけ変更され、L2キヤツシユでは行なわれ
ない）。システムは命令／実行装置２０Ａ，２０
Ｂ及び２０Ｃにそれぞれ関連したベクトル・プロ
セツサ２２Ａ，２２Ｂ及び２２Ｃも含む。
BSU２６及びL3メモリ10A／10Bの間のインタ
フエースは第２図における単一８バイト・ポート
の代わりに２つの16バイト・ライン／ポートを含
む。しかしながら、第２図のメモリ１０は第３図
のメモリ・カード10A／10Bと全く同じである。
第３図の２つのメモリ・カード10A／10Bは並列
にアクセスされる。
共用チヤネル・プロセツサ２８は２つのポート
（各々のポートは８バイトのインタフエースであ
る）を介してBSU２６に接続される。共用チヤ
ネル・プロセツサ２８はBSU２６から独立した
周波数で動作され、BSU内のクロツクは、第２
図の記憶制御装置１２と統合Ｉ／Ｏサブシステム
１４の間のクロツク同期と同様の方法で、共用チ
ヤネル・プロセツサ２８にあるクロツクと同期さ
れる。
第２図のユニ・プロセツサ・コンピユータ・シ
ステムの動作の機能は第２図に関連して以下に説
明する。普通、命令は命令キヤツシユ（L1キヤ
ツシユ）１８にあり、実行されるのを待つ。命
令／実行装置２０はL1キヤツシユ内に配列され
たデイレクトリを探索し、そこに典型的な命令が
記憶されているかどうかを判定する。もしL1キ
ヤツシユ１８に命令が記憶されていなければ、命
令／実行装置２０は記憶制御装置１２に対する記
憶要求を生成する。命令のアドレス、又は命令を
含むキヤツシユ・ラインが記憶制御装置１２に供
給される。記憶制御装置１２はL3メモリ１０に
接続されたバスに対するアクセスを調停する。結
局、命令／実行装置２０からの要求はL3メモリ
１０に渡される。該要求はL3メモリ中のライン
が命令／実行装置２０に取出される予定であるこ
とを表わすコマンドを含む。L3メモリは要求を
ラツチしてそれを復号し、メモリ・カードにおけ
る位置を選択する。このカードには命令が記憶さ
れ、数サイクルの遅延の後、命令はL3メモリか
ら８バイト・インクリメントで記憶制御装置１２
に引渡される。そして命令は記憶制御装置１２か
ら命令キヤツシユ（L1キヤツシユ）１８に転送
され、そこに一時的に記憶される。命令は命令キ
ヤツシユ１８から命令／実行装置２０内の命令バ
ツフアに再転送される。
命令は命令装置２０内の復号器を介して復号さ
れる。メモリ１０に常駐するオペランドは命令を
実行するためにしばしば必要になる。命令／実行
装置２０はデータ・キヤツシユ１８でデイレクト
リを探索し、もしオペランドがデータ・キヤツシ
ユ１８のデイレクトリで見つからないなら、もう
１つの記憶アクセスが命令／実行装置２０によつ
て指令され、前述の命令キヤツシユ・ミスの場合
と全く同じようにL3メモリ１０をアクセスする。
オペランドはデータ・キヤツシユに記憶され、命
令／実行装置２０はデータ・キヤツシユ１８でオ
ペランドを探索する。もし命令がマイクロコード
の使用を必要とするなら、命令／実行装置２０は
命令／実行装置２０のカードに常駐するマイクロ
コードを利用する。もし入力／出力（Ｉ／Ｏ）動
作の実行が必要なら、命令／実行装置２０は命令
キヤツシユ１８にあるＩ／Ｏ命令を復号する。情
報はL3メモリ１０の補助部分−命令／実行から
分離された部分−に記憶される。その時点で、命
令／実行装置２０は前記情報がL3メモリに記憶
されていることを統合Ｉ／Ｏサブシステム１４に
知らせ、サブシステム１４のプロセツサはL3メ
モリ１０をアクセスして情報を取出す。
第３図の多重プロセツサ・コンピユータ・シス
テムの動作の機能は第３図に関連して以下に説明
する。第３図で、特定の命令／実行装置、２０
Ａ，２０Ｂ又は２０Ｃの１つが命令を必要とし、
それ自身のL1キヤツシユ１８Ａ，１８Ｂ又は１
８Ｃの１つで所望の命令を探索するものと仮定す
る。更に、所望の命令がL1キヤツシユにないも
のと仮定する。そして特定の命令／実行装置は
L2キヤツシユ２６Ａを探索するためにBSU２６
に対するアクセスを要求する。BSU２６はアー
ビタを含む。アービタは命令／実行装置２０Ａ，
２０Ｂ，２０Ｃの各々からの要求及び共用チヤネ
ル・プロセツサ２８からの要求並びに統合Ｉ／Ｏ
サブシステム１４からの要求を受取り、これらの
装置の１つに対する一時のアクセスを許可する。
特定の命令／実行装置（２０Ａ〜２０Ｃの１つ）
がL2キヤツシユ２６Ａを探索するためBSU２６
に対するアクセスを許可されると、該特定の命
令／実行装置は所望の命令についてBSU２６内
に配列されたL2キヤツシユ２６Ａのデイレクト
リを探索する。
L2キヤツシユで所望の命令が見つかるものと
仮定する。その場合、所望の命令は特定の命令／
実行装置に返送される。もし所望の命令がL2キ
ヤツシユ内で見つからないなら、そのデイレクト
リによる指示に従つて、L3メモリ１０Ａ又は１
０Ｂの１つに対し所望の命令が要求される。もし
所望の命令がL3メモリで見つかれば、それは直
ちに、一回に16バイト、BSU２６に転送され、
BSU２６内のL2キヤツシユ２６Ａに記憶される
と同時に、特定の命令／実行装置（２０Ａ〜２０
Ｃの１つ）にバイパスされる。BSU２６が有す
る追加の機能は多重プロセツサ・システムにおけ
る記憶の一貫性のルールに関連する。例えば、特
定の命令／実行装置２０Ｃ（さもなければ“プロ
セツサ”２０Ｃと呼ばれる）がデータを変更する
と、当該データは該複合体における全ての他の命
令／実行装置、即ち“プロセツサ”、２０Ａ，２
０Ｂに明らかにされなければならない。もしプロ
セツサ２０Ｃが現にそのL1キヤツシユ１８Ｃに
記憶されたデータを変更すれば、その特定のデー
タの探索はBSU２６のL2キヤツシユ・デイレク
トリ２６Ａで行なわれる。もし見つかれば、該特
定のデータはL1キヤツシユ１８Ｃでの変更を反
映するように変更される。更に、他のプロセツサ
２０Ａ及び２０Ｂは、前記他のプロセツサがそれ
らのL1キヤツシユ１８Ａ及び１８Ｂに存在して
いる対応するデータを変更することを可能にする
ために、L2キヤツシユ２６Ａにいま存在してい
る変更された正しいデータを見ることが許され
る。従つて、問題のプロセツサ２０Ｃは他のプロ
セツサ２０Ａ及び２０Ｂがそれらの対応するデー
タを変更する機会を得るまでは特定のデータを再
アクセスすることはできない。
第４図には、各々の命令／実行装置（第２図の
２０又は第３図の２０Ａ〜２０Ｃの１つ）及びそ
の対応するL1キヤツシユ（第２図の１８又は第
３図の１８Ａ〜１８Ｃの１つ）の詳細な構成を示
す。第２図及び第３図で、命令／実行装置２０，
２０Ａ，２０Ｂ及び２０Ｃは“ＩユニツトＥユニ
ツトＣ／Ｓ（92KB）”と表示されたブロツクに配
列されている。このブロツクは“プロセツサ”、
“命令処理装置”又は、前述のように、“命令／実
行装置”と呼ばれることがある。下記の説明では
簡略化のために、ブロツク２０，２０Ａ〜２０Ｃ
の各々は、“プロセツサ”と呼ばれる。更に、
“Ｉ／Ｄキヤツシユ（L1）”は“L1キヤツシユ”
と呼ばれる。第４図はプロセツサ２０，２０Ａ，
２０Ｂ又は２０Ｃ及びL1キヤツシユ１８，１８
Ａ，１８Ｂ又は１８Ｃの詳細な構造を示す。
第４図で、プロセツサ（２０，２０Ａ〜２０Ｃ
の１つ）は下記のエレメントを含む。制御記憶サ
ブシステム２０−１は84Kバイトの高速固定制御
記憶２０−１Ａ、ページング可能領域（8Kバイ
ト、2Kワード、４ウエイ・アソシアテイブ・ペ
ージング可能領域）２０−１Ｂ、ページング可能
制御記憶２０−１Ｂのデイレクトリ（CS DIR）
２０−１Ｃ、制御記憶アドレス・レジスタ
（CSAR）２０−１Ｄ、及び８エレメント分岐及
びリンク（BAL STK）機能２０−１Ｅを含む。
計算機状態制御部２０−２はプロセツサの大域制
御部２０−２Ａ、制御記憶起点アドレス・バスを
介してCSARに接続されたOP分岐テーブル２０
−２Ｂ−マイクロコード化された命令の最初のア
ドレスを生成するのに用いられる−を含む。アド
レス生成装置２０−３は３つのチツプを含む。第
１のチツプは命令キヤツシユDLAT及びデイレ
クトリ２０−３Ａ、第２のチツプはデータ・キヤ
ツシユDLAT及びデイレクトリ２０−３Ｂ、第
３のチツプはアドレス生成チツプ２０−３Ｃで、
アドレス・バスを介してL1キヤツシユ１８，１
８Ａ〜１８Ｃに接続される。命令DLAT及びデ
イレクトリ２０−３Ａ、要求された命令がL1キ
ヤツシユの命令キヤツシユ部分１８−１Ａにある
ことを表わす４本の“ヒツト”ラインを介して、
L1キヤツシユの命令キヤツシユ部分に接続され
る。同様に、要求されたデータがL1キヤツシユ
のデータ・キヤツシユ１８−２Ｂにあることを表
わす４本の“ヒツト”ラインがデータDLAT及
びデイレクトリ２０−３Ｂに接続する。アドレス
生成装置２０−３は（GPRコピー２０−３Ｄ内
に）アドレスを生成するために用いる16個の汎用
レジスタのコピー、並びに命令／実行のマイクロ
コードにアドレスを供給するために用いる３個の
記憶アドレス・レジスタ（SAR）２０−３Ｅを
含む。固定小数点ユニツト２０−４はデータ・バ
ス（Ｄバス）を介してデータ・キヤツシユ１８−
２に接続され、局所記憶スタツク（局所記憶）２
０−４Ａ（前述の16個の汎用レジスタ及びマイク
ロコード専用の幾つかの作業レジスタを含む）、
条件レジスタ２０−４Ｂ（幾つかの算術及びシフ
ト演算の結果並びに370条件コードの結果を含
む）、４バイトの演算論理機構（ALU）２０−４
Ｃ、８バイトの回転組合せ装置２０−４Ｄ、及び
分岐ビツト選択ハードウエア２０−４Ｅ（分岐動
作の方向を決定する種々のレジスタ−汎用レジス
タ、作業レジスタ及び条件レジスタ−からのビツ
トの選択を可能にする）を含む。
浮動小数点プロセツサ２０−５は浮動小数点レ
ジスタ（FPR）及び４個のマイクロコード作業
レジスタ２０−５Ｅ、コマンド（CMD）復号及
び制御機能２０−５Ａ、浮動小数点加算機構２０
−５Ｂ、固定小数点及び浮動小数点乗算アレイ２
０−５Ｃ、平方根及び徐算機構２０−５Ｄを含
む。浮動小数点プロセツサ２０−５は米国特許出
願第102985号（1987年９月30日出願）に開示され
ている。ALU２０−４Ｃは係属中の米国特許出
願第066580号（1987年６月26日出願）に開示され
ている加算機構を含む。外部チツプ２０−６はタ
イマ及び割込み構造、その他を含む。該割込みは
Ｉ／Ｏサブシステム１４から与えられる。プロセ
ツサ間通信機能（IPC）２０−７は通信バスを介
して記憶サブシステムに接続され、それによつて
プロセツサは互いにメツセージを渡すとともに時
刻機構のアクセスを可能にする。
第４図で、L1キヤツシユ（１８，１８Ａ，１
８Ｂ又は１８Ｃの１つ）は下記のエレメントを含
む。命令キヤツシユ１８−１は16Kバイト／４ウ
エイ・キヤツシユ１８−１Ａ、その出力に16バイ
ト命令バツフア１８−１Ｂ、及び記憶装置からの
入力に８バイト・インページ・レジスタ１８−１
Ｃから成る。命令キヤツシユ１８−１に接続され
た記憶バスは８バイト幅で、インページ・レジス
タ１８−１Ｃに接続されている。インページ・レ
ジスタ１８−１Ｃは制御記憶サブシステム２０−
１に接続され、ページング可能制御記憶ミスの場
合に、データを該サブシステムに供給する。デー
タ・キヤツシユ１８−２はインページ・バツフア
１８−２Ａ（これも記憶バスに接続される）、デー
タ・キヤツシユ１８−２Ｂ（16Kバイト、４ウエ
イ・キヤツシユ）、キヤツシユ・データフロー１
８−２Ｃ（一連の入／出力レジスタを含み、８バ
イト・データ・バス（Ｄバス）を介してプロセツ
サに接続され、８バイトのベクトル・バスを介し
てベクトル・プロセツサ２２Ａ〜２２Ｃに接続さ
れる）、及び８エレメント記憶バツフア１８−２
Ｄから成る。
第４図に示すプロセツサ及びL1キヤツシユの
機能的な動作は第４図に関連して下記に説明す
る。実行される命令は命令キヤツシユ１８−１Ａ
にあると仮定する。命令は命令キヤツシユ１８−
１Ａから取出され、命令バツフア１８−１Ｂに記
憶される（命令バツフアは常に一杯になるように
あらゆる試みがなされる）。命令は命令バツフア
１８−１Ｂから取出され、アドレス生成チツプ２
０−３、固定小数点ユニツト２０−４、及び計算
機状態制御部２０−２の命令レジスタに記憶さ
れ、その時点で、命令の復号が始まる。
もしオペランドが必要なら、オペランドはアド
レス生成装置２０−３のGPRコピー２０−３Ｄ
から取出される（通常、もしオペランドがRX命
令の基底レジスタ及び指標レジスタに必要なら、
GPRコピーがアクセスされる）。次のサイクル
で、アドレス生成プロセスが始まる。基底レジス
タ及び指標レジスタの内容が命令からの変位フイ
ールドに加えられ、有効アドレスが生成されてデ
ータ・キヤツシユ１８−２及び（又は）命令キヤ
ツシユ１８−１に送られる。この例では、オペラ
ンドが要求される。その結果、有効アドレスはデ
ータ・キヤツシユ１８−２に送られる。アドレス
はデータDLAT及びデイレクトリ・チツプ２０
−３Ｂにも送られる（この例では、オペランドが
要求されているから）。キヤツシユ及びデイレク
トリのアクセスは第３のサイクルで始まる。
DLAT２０−３Ｂはアドレスが有効アドレスか
ら絶対アドレスに変換可能かどうかを判定する。
この変換は前に実行されていると仮定すると、
その変換結果が記録される。変換されたアドレス
はキヤツシユ・デイレクトリ２０−３Ｂの出力と
比較される。データは前にデータ・キヤツシユ１
８−２Ｂに取込まれていると仮定すると、デイレ
クトリの出力とDLATの出力が比較される。も
し両者が等しければ、４本の“ヒツト”ラインの
１つがデータDLAT及びデイレクトリ２０−３
Ｂから生成される。該ヒツト・ラインはデータ・
キヤツシユ１８−２Ｂに接続され；命令はアドレ
スとしてOP分岐テーブル２０２Ｂに供給される。
OP分岐テーブルは命令を実行するために必要な
マイクロコード・ルーチンの開始アドレスを供給
する。これらの命令、並びに他の命令は、実行す
るのに２サイクル以上を必要とする。よつて、
OP分岐テーブルが探索されている間、命令の復
号は延期される。マイクロコードの場合、マイク
ロ命令を復号ハードウエアに供給するのにＩバス
が利用される。命令キヤツシユ１８−１Ａは遮断
され、制御記憶２０−１Ａが作動され、マイクロ
命令がＩバスを介して渡される。
浮動小数点命令の場合、実行する正しい動作を
指示し識別するためにコマンドがアドレス生成サ
イクル中に浮動小数点ユニツト２０−５に送られ
る点を除き、復号は前述のように進められる。例
えば、RX浮動小数点命令では、前述のように、
オペランドはデータ・キヤツシユ１８−２Ｂから
取出され、取出されたオペランドは固定小数点ユ
ニツト２０−４に代つて浮動小数点ユニツト２０
−５に転送される。浮動小数点命令の実行が開始
される。それが終了すると、その実行の結果が固
定小数点ユニツト２０−４に返送される。該“結
果”は条件コード、及びオーバフローのような、
任意の割込み条件である。
下記は第４図の機能的な動作の再説明である
が、ここでは第４図の前記機能的な動作のパイプ
ライン方式の性質を強調して説明する。
パイプライン動作の第１の段階は命令復号と呼
ばれ、命令が復号される。メモリに１つのオペラ
ンドがあるRX命令の場合には、基底レジスタ及
び指標レジスタの内容がGPRコピー２０−３Ｄ
から取得されなければならない。変位フイールド
が基底レジスタ及び指標レジスタに加えられる。
次のサイクルの初めに、基底、指標及び変位フイ
ールドの加算が終了し、有効アドレスを生ずる。
有効アドレスはDLAT及びデイレクトリ・チツ
プ２０−３Ａ／２０−３Ｂに送られる。有効アド
レスの上位部分は変換されなければならないが、
下位部分は変換されず、キヤツシユ１８−１Ａ／
１８−２Ｂに送られる。第３のサイクルで、取得
したビツトを用いて、キヤツシユはアクセス動作
を開始する。絶対アドレスを得るため仮想アドレ
スを用いて、DLATデイレクトリが探索される。
この絶対アドレスはキヤツシユ・デイレクトリに
保持された絶対アドレスと比較される。もし両者
が一致すれば、“ヒツト”ラインが生成され、キ
ヤツシユ・チツプ１８−１Ａ／１８−２Ｂに送ら
れる。同時に、キヤツシユ・チツプが全ての４つ
のアソシアテイビテイ・クラスをアクセスし、そ
れに応じて出力をラツチする。
第４のサイクルで、４つの“スロツト”即ちア
ソシアテイビテイ・クラスの１つが選択され、デ
ータは位置合わせされ、データ・バスを介して固
定又は浮動小数点ユニツト２０−４，２０−５に
送られる。その結果、第４のサイクルの終りで、
１つのオペランドがALU２０−４Ｃ入力部にラ
ツチされる。その間に、プロセツサでは他の命令
が実行中である。他のオペランドを得るため
GPRコピー２０−３Ｄ及び局所記憶２０−４Ａ
がアクセスされる。この時点で、両オペランドが
ALU２０−４の入力部にラツチされる。計算を
実行し、条件レジスタをセツトし、最後に結果を
GPRコピー２０−３Ｄ内の汎用レジスタに書込
むのに１サイクルを要する。結果は、例えば、ア
ドレス計算に必要とすることがあれば、アドレス
生成チツプ２０−３Ｃに入力されるであろう。一
定の命令を実行している間は、キヤツシユ１８−
１Ａ／１８−２Ｂのアクセスは必要としない。よ
つて、命令復号が終了すると、（キヤツシユのア
クセスに関して）それ以上遅延せずに結果が実行
装置に直接渡される。よつて、命令が復号されア
ドレス生成チツプ２０−３に渡されると直ちに、
もう１つの命令が復号される。
多重転送命令 以上で本発明を実施する良好な実施例として
IBMシステム３７０のアーキテクチヤについて
説明したので、特定のインプリメンテーシヨンの
詳細について以下に説明する。
本発明は特に、アーキテクチヤに含まれる１〜
Ｎ個のレジスタにロード又は記憶するのに用いら
れる、370RXタイプのマルチプル命令に関する。
Ｎはアーキテクチヤによつて指定されたレジスタ
の最大数である。これらの命令はLM（ロード・
マルチプル）、STM（ストア・マルチプル）、
LAM（ロード・アクセス・レジスタ・マルチプ
ル）及びSTAM（ストア・アクセス・レジスタ・
マルチプル）を含む。対象となるレジスタはLM
及びSTMのためのGPR（汎用レジスタ）、並びに
LAM及びSTAMのAR（アクセスレジスタ）であ
る。これらのレジスタの各々は１ワード（４バイ
ト）のデータを保持する。
オペランド・データの長さは１ワードからＮワ
ードまで変化し、記憶位置は任意のバイト・アド
レスで開始することができる。使用されるハード
ウエアは各命令に更に小さい。“ミニ命令”に分
割する。ミニ命令はほぼパイプライン式に実行さ
れ、それによつて、マイクロコード・セツトアツ
プ時間即ち逐次実行の遅延特性に関連したオーバ
ヘツドなしに370命令を実現する。
ミニ命令の実行中に幾つかの例外的な条件が起
こりうる。これらの条件は記憶保護、アドレツシ
ング例外、TLB（テーブル・ルツクアサイド・バ
ツフア）ミス及びページ・フオールトを含む。
記憶保護、アドレツシング例外及びページ・フ
オールト例外の発生は少なく、マイクロコードに
よつて処理される。しかしながら、TLBミス発
生は多いので、特別のハードウエアが構築され、
LM、STM、LAM及びSTAM命令の実行の間に
この条件を処理する。
下記はこれらの命令の一般的な命令形式であ
る： LM R1、R3、D2（B2） STM R1、R3、D2（B2） LAM R1、R3、D2（B2） STAM R1、R3、D2（B2） ここで、R1及びR3はロード又は記憶される最
初及び最後のレジスタをそれぞれ指定する命令の
フイールドである。これらの命令はマクロ命令と
呼ばれる。LM及びSTMのために定義されたレ
ジスタはGPRであり、LAM及びSTAMのために
定義されたレジスタはARである。LM及びLAM
命令の場合、汎用レジスタR1、R1＋１、R1＋
２、……R3がアドレスD2（B2）からロードされ
る。R1とR3の間にレジスタ１５があれば、レジ
スタ１５に続いてレジスタＯがロードされる。
D2（B2）は、変位D2と基底レジスタB2の内容を
加えることにより計算される。同様に、STM及
びSTAM命令は、レジスR1、R1＋１、R1＋２、
……R3の内容をアドレスD2（B2）に記憶させる。
本設計でGPRとして選択されたRAMは多重ポ
ート・アレイ（２つの書込ポート及び３つの読取
ポート）であり、同時に２つの異なるアドレスへ
の書込みを可能にする。各々の書込きポートは４
バイト幅であり、それ自身のアドレス及びイネー
ブル・ラインによつて制御される。３つの読取ポ
ートも同時読取能力を有する。これらの特徴は、
８バイト・データ・バスと結合され、同時に２つ
のGPRのローデイング又は記憶を可能にする。
最初の命令のR1フイールドで開始する＋０／＋
１／＋２加算機構はミニ命令のセツトを生成する
のに用いられ、各ミニ命令は２つのレジスタまで
ロード又は記憶する。記憶アドレスの配列次第で
異なるシーケンスの命令が生成される。ミニ命令
は、R3フイールドによつて指定された最後のレ
ジスタがロード又は記憶されるまでパイプライン
式に実行される。
本設計でARとして選択されたRAMはそれぞ
れが４バイト幅の読取りポート及び書込みポート
を１つずつ持つ２ポート・アレイである。これは
サイクル毎に１つのレジスタしかロードされない
ことを意味する。従つて、各々のミニ命令は１つ
のARをロード又は記憶し、最後のARがロード
又は記憶されるまでパイプライン式に実行が続
く。
命令は各々のマクロ命令の実行が幾つかの“単
位動作”から成るように実現することができる。
各々の前記単位動作はミニ命令と呼ばれる。必要
な動作の数は命令のＲフイールドによつて決ま
る。更に、動作はハードウエア・ループで実現す
ることができる。各々のループで、レジスタ・フ
イールドが命令のR3フイールドで比較される。
両者が一致するとループは終了する。
プロセツサ設計は370命令の形式により制御さ
れるので、プロセツサのロジツクは入力として命
令を用いる。そして目的は370命令のサブセツト
としてマクロ命令の動作要求を構築することであ
る。これはその機能を識別、復号、制御し且つ実
行するのに必要な回路の追加を最少にする。ミニ
命令は入力として370マクロ命令を用いて生成さ
れる。R1及びR2フイールドの内容を除いてミニ
命令はマクロ命令と同じ形式を有する。最初のマ
クロ命令のOPコードは、ロジツクによる複数の
動作に代つてシングル動作として扱われる。
第１図で、最初のマクロ命令が命令レジスタ２
０−４Ｆから復号され、｜R1−R3｜＞１である
とき、ミニ・モード制御ラツチ２０−４２はルー
プ・モード又はミニ命令モードがセツトされてい
ることを表わす。＋０／＋１／＋２インクリメン
タ２０−４４はマクロ命令のR1フイールドによ
りシード（seed）され、ミニ命令のＲフイールド
の値を生成するのに用いられる。３つの加算機構
出力のうちの２つはマルチプレクサ２０−４６に
より、ミニ命令を生成するマクロ命令のＲフイー
ルドを置き換えるように選択される。マルチプレ
クサ２０−４８はその次のシードとして活動する
インクリメンタ２０−４４の出力を選択する。こ
のプロセスはインクリメンタ２０−４４の出力が
R3保管レジスタ２０−５０中の値に一致するま
で続き、一致した時点でミニ命令モード・ラツチ
２０−４２はリセツトされ通常の命令処理が再開
される。
最初の記憶アドレスはフイールドD2（B2）に
よつて形成される。しかしながら、ループ・モー
ド制御ラツチ２０−４２がセツトされると、アド
レス生成ロジツクはミニ命令のB2及びD2フイー
ルドを無視する。次の記憶アドレスは前に計算さ
れたアドレスを次のダブルワード位置に進めるこ
とにより形成される。
前述のように、使用される記憶システムは概念
的にダブルワード（DW）として知られる８バイ
ト単位に分割される。単一の取出し又は記憶動作
はこの境界を越えることはできない。従つて、８
バイト単位の第７のバイトで始まり次の単位の第
２のバイトまで続く通常の４バイト記憶動作は、
終了するのに２つの記憶アクセスを必要とする。
このような取出し又は記憶はクロス境界又はDW
境界外動作として知られる。ダブルワード境界に
関する記憶アドレスの位置は境界合せとして知ら
れる。
もし記憶アドレスがダブルワード境界になけれ
ば、２つの設計オプシヨンがある。第１のオプシ
ヨンは、マクロ命令が完全に実行されるまで動作
毎に８バイトのデータをアクセスし、記憶装置を
２回アクセスすることによりクロス境界状態の検
出及び処理を可能にすることである。第２のオプ
シヨンは、最初の動作について指定された記憶ア
ドレスから次のダブルワード境界までデータをア
クセスし、そして次の動作について１つの境界か
ら次の境界まで完全なダブルワードをアクセス
し、最後のダブルワード境界から所望のデータの
終りまで取出すことにより実行を終了することで
ある。この第２の方法はクロス境界キヤツシユ・
アクセスを取り除き、従つて全体の命令実行時間
を短縮する。よつて、第２の方法がこのプロセツ
サ設計のために選択される。
取出しの度に、有効アドレス及びオペランド長
から成る要求が記憶装置に送られる。記憶装置が
クロス境界状態を検出するのを阻止するために、
送られる要求は常に１バイトのデータに対するも
のである。このデータは左詰めでデータ・バスに
乗せられる。しかしながら、返送されるのは８バ
イトであり、従つてプロセツサはデータを組合わ
せる方法の選択から開放される。
R1＝R3の場合のLM命令はハードウエアによ
り追加の遅延なしに通常の４バイト・ロードとし
て実行される。同様に、R1＋１＝R3の場合の
LM命令は８バイト・ロードとして処理される。
ミニ命令モード・ラツチ２０−４２はセツトされ
ず、従つて、ハードウエアはマクロ命令をミニ命
令には分割しない。LM命令の残りの大部分は｜
R1−R3｜＞１となるようなR1及びR3フイール
ドを含む。このようなLM命令を実現するのに必
要な動作のシーケンスは、ロードされる記憶アド
レス及びレジスタの数により３つのケースに分類
される。
もしデータが既にダブルワード境界合せされて
いて｜R1−R3｜＞１なら、命令はケース１とし
て分類される。そして、命令LM GPR1、
GPR5、D2（B2）−D2（B2）はダブルワード境界
に分解する−が下記のミニ命令に分割される： LM01 GPR1、GPR2 LM02 GPR3、GPR4 LM03 GPR5、GPR5 ラツチ２０−４２がセツトされてミニ命令モー
ドを表わし、ロードされる最後のレジスタ、この
ケースではGPR5が後の使用のため保管される。
GPR1は＋０／＋１／＋２加算機構２０−４４に
入力され、出力GPR1及びGPR2がマクロ命令の
Ｒフイールドを置き換える。＋２出力、GPR3は
次のミニ命令の生成で用いるため加算機構に戻さ
れる。このシーケンスは加算機構の出力が保管レ
ジスタ内のR3フイールドと一致するまで続く。
この時点でミニ命令モード・ラツチ２０−４２は
リセツトされ通常の命令処理が再開する。
最初のミニ命令は８バイト・ロードとして処理
される。データが記憶装置から戻ると、GPR1は
データ・バスの上位半分から書込まれ、GPR2は
下位半分から書込まれる。GPR3及びGPR4も同
様に処理される。最後の命令はGPR5を２回指定
するが、シングル書込ポート・イネーブルにより
GPR5はデータ・バスの上位半分からだけ書込ま
れる。
アドレスがダブルワード境界にないとき、ミニ
命令シーケンスはあまり明らかではない。記憶装
置における下記の配列について考える： アドレス 内容 ０ abcdefgh ８ ijklmnop 16 qrstuvwx この場合、内容の各文字はデータのバイトであ
る。
D2（B2）が２に決まると、LM GPR1、GPR5
D2（B2）はGPR1＝cdef、GPR2＝ghij、GPR3＝
klmn、GPR4＝opqr及びGPR5＝stuvを生じるは
ずである。ダブルワードの最初の半分にあるか又
はワード境界にあるこのようなデータ位置合わせ
アドレスはケース２として分類される。
LM命令の実行を速めるには、動作によつて通
常生じる余分な記憶サイクルが削除されなければ
ならない。これはデータを保管し組合わせるシス
テムによつて行なわれる。これを実行するには、
最初のミニ命令はGPR1しかロードしない。記憶
装置は最初の取出しがバイト“cdefghab”を生
じるようにデータの回転を要求される。全体のダ
ブルワードはGPR2レジスタに向かうデータの最
初の２バイト、“gh”の保管作用を行なうクロス
境界バツフア２０−６６として知られるレジスタ
の保管される。そしてワード“cdef”はGPR1に
書込まれる。記憶アドレスが８だけ進められた
後、次のミニ命令はGPR2及びGPR3をロードし、
GPR4に向かうデータの最初の２バイトを保管で
きる。この命令のデータ取出しはデータ・バスに
“klmnopij”を生じる。11110011にセツトされた
８ビツト・マスク２０−６２は“klmn”及び
“ij”をデータ・バスから、“gh”をクロス境界バ
ツフア２０−６６から選択する。従つて、データ
“klmnghij”はGPR RAM２０−４Ａに書込まれ
る。しかしながら、レジスタの入れ換えに注目さ
れたい。ケース1LMのダブルワード境界合わせ
された状態におけるように書込まれているのは、
もはやGPR2、GPR3ではなく、GPR3、GPR2で
ある。よつて、このケースのミニ命令は、正しい
データが正しいレジスタに書込まれることを保証
するために逆に生成されなければならない。下記
はその時のケース2LMのシーケンスである。
LM01 GPR1、GPR1 LM02 GPR3、GPR2 LM03 GPR5、GPR4 ケース2LMを表わすラツチをセツトすること
により、ミニ命令LM GPR3、GPR2が16レジス
タ・ロードとして実行されるのを阻止する必要が
ある。
データがロードされる最初のアドレスがもしダ
ブルワードの後半に入るなら、ケース３のタイプ
の命令が存在する。ケース1LMの場合と同じ論
法を用いて、下記のミニ命令を生成する必要があ
る。
LM01 GPR1、GPR1 LM02 GPR1、GPR2 LM03 GPR3、GPR4 LM04 GPR5、GPR5 最初のロードはGPR1の一部だけを持込む。次
のロードはGPR1の残りの部分、GPR2の全部及
びGPR3の一部を持込む。残りのミニ命令も同様
に実行される。通常の命令ストリーム処理は最後
のミニ命令の復号サイクルが終了すると直ちに再
開することができる。
上記のケース１〜３におけるミニ命令のＲフイ
ールドの処理方式を、図１のシステム構成との関
連で再度説明する。＋０／＋１／＋２インクリメ
ンタ２０−４４からの３つの出力のうち１つの出
力は、マルチプレクサＡ２０−４８で選択され、
次のミニ命令を生成するために再度当該インクリ
メンタに戻される。この選択処理は、デコードさ
れた命令中の記憶アドレス（D2（B2））の値に基
づいて行われる。最初のミニ命令について考える
と、当該命令中の記憶アドレスの値がダブルワー
ド境界上にある場合（ケース１）には、＋２出力
がマルチプレクサＡで選択されてインクリメンタ
２０−４４に戻される。記憶アドレスがダブルワ
ード境界上にはないがダブルワードの前半部分も
しくはワード境界上にある場合（ケース２）に
は、＋１出力がマルチプレクサＡで選択されてイ
ンクリメンタ２０−４４に戻される。記憶アドレ
スがダブルワードの後半部分にある場合（ケース
３）には、＋０出力がマルチプレクサＡで選択さ
れてインクリメンタ２０−４４に戻される。ただ
し、２番目以降のミニ命令については、＋２出力
が戻されることに注意されたい。
＋０／＋１／＋２インクリメンタ２０−４４か
らの３つの出力のうち２つ（または１つ）の出力
は、マルチプレクサＢ２０−４６で選択されて、
元のマクロ命令のＲフイールドを置換するために
用いられる。マルチプレクサＢの出力の結果、Ｒ
フイールドを置換されたマクロ命令がミニ命令と
して処理されることとなり、かつこのミニ命令を
複数回ループ処理することによつて、機能的にマ
クロ命令と同等に扱うことができるようになる。
ここでも選択処理は、マクロ命令中の記憶アドレ
スの値に基づいて行われる。最初のミニ命令につ
いて考えると、上記のケース１の場合には＋０出
力と＋１出力が、ケース２及び３の場合には＋０
出力が、当該ミニ命令のＲフイールドとしてそれ
ぞれ使用される。また２番目以降のミニ命令につ
いては、ケース１及び３の場合には＋０出力と＋
１出力が、ケース２の場合には＋１出力と＋０出
力が、それぞれR3フイールドとして使用される。
また、マルチプレクサＢ２０−４６において
は、ミニ命令で使用された最後のレジスタ(R)フイ
ールドの値も選択される。この値は、R3保管レ
ジスタ２０−５０の値と比較され、一致した場合
にはミニ命令ループ・モードの終了を示すべく、
制御ラツチ２０−４２をリセツトする。
動的アドレス変換（DAT）がイネーブルされ
ていると、記憶アドレスはTLBによつて変換さ
れる。もしTLBミスが起これば、記憶アドレス
はページ・テーブル及びセグメント・テーブルに
より変換される。設計を容易にするため、命令は
変換の終了時に再実行される。再実行前に汎用レ
ジスタの内容に特別の注意が払われる。
概要について第５図を参照されたい。
LM命令の実行のためTLBミスが次々と起き且
つB2フイールドによつて指定されたレジスタが
新しいデータに変更されている場合、LMマクロ
命令での使用を目的とした基底レジスタ（B2）
はバツクアツプ・レジスタ（B2バツクアツプ）
２０−４Ａ２に保管される。下記のLM命令につ
いて検討する。
LM R4、R8 D2（B2）；ただしB2＝５ このケースでは、最初のミニLM命令の実行
後、GPR5は記憶装置からの新しいデータに更新
される。従つて最初の基底レジスタの値が破壊さ
れる。もしこの時点後にTLBミスが起きれば、
最初の基底レジスタの値は失われているため、
TLBミスが解決された後はLM命令を再実行する
ことができない。よつて、どのLMミニ命令でも
その実行が終了するまで、LMマクロ命令の実行
時には最初の基底レジスタが必ず保管される。
LMマクロ命令が検出された後、基底レジスタ
がB2バツクアツプ・レジスタ２０−４Ａ２にロ
ードされ、該レジスタはもう１つのマクロ命令が
生じるまで保持される。そしてLMミニ命令の実
行が始まり、各々のLMミニ命令の記憶アドレス
をハードウエアが生成する。もしTLBミスが起
きれば、制御ラツチがセツトされ、この割込みを
解決する状態機械の実行が始まる。機械の次の状
態はアドレス変換が終了した後に生じる。最後
に、TLBミスを起こした最初のLM命令が再実行
されると、最後の状態が得られる。制御信号B2
バツクアツプ使用によりハードウエアはGPRア
レイ２０−４Ａからの基底値に代わる基底値とし
てB2バツクアツプ・レジスタ２０−４Ａ２内の
値を用いる。
TLBミスが解決されたのちLM命令が再実行さ
れる時、ハードウエアは再実行中の新しいLMマ
クロ命令と古いLMマクロ命令の相違を検出する
ことができない。B2バツクアツプ使用制御ライ
ンはこのケースを検出するために用いられ、B2
バツクアツプ・レジスタがGPR2からの変更され
た基底値に変更されるのを阻止する。最初のLM
ミニ命令が実行し終るまで、ハードウエアはB2
バツクアツプ使用ラインを活動状態に保持する。
ページ・テーブル及びセグメント・テーブルに
よる記憶アドレスの変換が失敗すると、ページ・
フオールト状態が生じる。再試行能力のないシス
テムと異なり、このプロセツサは実行が始まる前
に記憶オペランドの予備検査は実行しない。記憶
アドレスはキヤツシユがアクセスされるときに変
換される。もしページ・フオールトが起これば、
レジスタの内容を正しい値に復元するために再試
行機構が用いられる。
LMの場合のように、R1＝R3の場合のSTM命
令はハードウエアにより余分な遅延なしに通常の
４バイト記憶として実行される。同様に、R1＋
１＝R3の場合のSTM命令は８バイト記憶として
処理される。残りのSTM命令を実現するのに必
要な動作のシーケンスは、マクロ命令による指定
によつて記憶される記憶アドレス及びレジスタ数
により、LMの場合と同じ３つのケースに分類さ
れる。
D2（B2）がダブルワード境界である場合の命
令STM GPR1、GPR5、D2（B2）は下記のミニ
記憶に分割される。
STM01 GPR1、GPR2 STM02 GPR3、GPR4 STM03 GPR5、GPR5 ミニ命令生成はLM命令の場合と同じように作
用する。同様に、命令STM GPR1、GPR6、D2
（B2）は下記に分割される。
STM01 GPR1、GPR2 STM02 GPR3、GPR4 STM03 GPR5、GPR6 STM命令の場合、一回に８バイトのデータが
記憶される。プロセツサはこれらのケース１のタ
イプのSTMでデータを回転する必要がない。
アドレスD2（B2）がダブルワード境界にない
こともある。LMのケースの場合のように、通常
はクロス境界記憶動作中に起きる２番目の記憶ア
クセスは性能上の理由のため削除されなければな
らない。これを達成するため、プロセツサは最初
の２つのレジスタのデータをGPRから読取り、
該データが所望の記憶結果と整列されるまでそれ
を８バイト単位として回転する。これは下記の例
に最もよく示される。命令STM GPR1、GPR3、
D2（BD）で下記のGPR1、GPR2、GPR3の場
合： GPR1の内容：abcd GPR2の内容：efgh GPR3の内容：ijkl 並びにD2（B2）が４であり、それを奇数のレ
ジスタを記憶するケース２のSTMにする場合に
ついて検討する。もし記憶内容が全てｘに初期設
定されていたならば、所望の記憶結果は下記にな
る。
アドレス 内容 ０ xxxxabcd ８ efghijkl 生成される最初のミニ命令はSTM GPR1、
GPR2、D2（B2）である。そしてプロセツサは
GPR1及びGPR2から“abcdefgh”を読出し、そ
の結果を“efghabcd”を生じるように８バイト
単位として回転させる。このデータはレジスタに
保管されるとともに、４バイトを記憶する要求に
より記憶装置にも送られる。そしてワード
“abcd”はD2（B2）に記憶される。次のミニ命令
が生成されるとき、＋０／＋１／＋２インクリメ
ンタ２０−４４の出力はR3保管レジスタ２０−
５０の値と比較され、ミニ状態ラツチ２０−４２
がリセツトされる。従つて、ミニ命令STM
GPR3、GPR3、D2（B2）が生成される。最初の
記憶アドレスに基づいてGPR3が読取られ、保管
レジスタ内のデータと組合わされる。そして結果
“efghijkl”は記憶装置に送られ該命令は終了す
る。
代わりに、マクロ命令は偶数のレジスタを記憶
するSTM GPR1、GPR4が予定され、アドレス
は依然“４”であると仮定する。もしGPR1、
GPR2及びGPR3が前述の通りでありGPR4が値
“mnop”に初期設定されたならば、所望の結果
は下記のようになる。
アドレス 内容 ０ xxxxabcd ８ efghijkl 16 mnopxxxx 保管されたR3の値はGPR4となる。前記命令の
場合のように、生成された最初のミニ命令は
STM GPR1、GPR2となる。これはGPR1の値
“abcd”を記憶し保管レジスタに“efgh”を書込
む。そして次に生成されるミニ命令はSTM
GPR3、GPR4となる。この命令の実行は保管レ
ジスタからの“efgh”及びGPR3の値“ijkl”を
記憶する。“GPR4”の最初に保管されたR3の値
は＋０／＋１／＋２インクリメンタ２０−４４の
出力で実現されるが、GPRの値は実際にはまだ
記憶装置に書込まれていないため、ミニ命令生成
はまだ終了することができない。従つて、もう１
つのミニ命令STM GPR4、GPR4が生成されな
ければならない。ミニ命令生成を終了させるに
は、加算機構の出力と保管されたR3の値を比較
するだけではなく、偶数又は奇数レジスタが記憶
されているかどうかを識別するロジツクも必要で
ある。そしてミニ命令STM GPR4、GPR4の実
行はGPR4の値“mnop”を記憶し通常の処理が
再開される。
同じ理由により、ケース３について下記のミニ
命令を生成することが必要である。
STM GPR1、GPR5、D2（BD）＝＞奇数のレジ
スタ STM01 GPR1、GPR2、D2（B2） STM02 GPR3、GPR4、D2（B2） STM03 GPR5、GPR5、D2（B2） STM04 GPR5、GPR5、D2（B2） STM GPR1、GPR6、D2（B2）＝＞奇数のレジス
タ STM01 GPR1、GPR2、D2（B2） STM02 GPR3、GPR4、D2（B2） STM03 GPR5、GPR6、D2（B2） STM04 GPR6、GPR6、D2（B2） これらは他のSTMと同じように実行される。
各々のSTMミニ命令は記憶装置に対し必要な
データを記憶する要求を送る。STMマクロ命令
の実行に必要な全ての要求は最後の要求が受取ら
れるまで緩衝記憶され、その時点で記憶装置は実
際のメモリへのデータの記憶を開始することがで
きる。もしSTMミニ命令の実行中に、TLBミス
が起これば、アドレス変換が終了したとき緩衝記
憶された記憶要求は捨てられSTMマクロ命令が
再実行される。
TLBミスの場合のように、STM中のページ・
フオールトの発生は全ての緩衝記憶されたミニ命
令を取消す。STMマクロ命令はフオールトの解
決後に再試行機構を用いて再実行される。
Ｅ 発明の効果 本発明によれば、アドレスが所定の境界にない
場合であつても、ロード命令や記憶命令等のソフ
トウエア命令を一連のミニ命令の形でハードウエ
アによつて効率よく実行することができる。
【図面の簡単な説明】
第１図は本発明を含む固定小数点ユニツト２０
−４のブロツク図である。第２図は本発明を用い
るシングル・プロセツサ・コンピユータ・システ
ムのブロツク図である。第３図は本発明を用いる
多重プロセツサ・コンピユータ・システムのブロ
ツク図である。第４図は命令／実行装置の詳細な
ブロツク図である。第５図はテーブル・ルツクア
サイド・バツフア・ミスの概略図である。

Claims (1)

  1. 【特許請求の範囲】 １ システム・アーキテクチヤにおいて許容され
    る転送量よりも大なる量のデータ転送を必要とす
    るソフトウエア命令を、それぞれが該アーキテク
    チヤで許容される転送量で該データを転送する複
    数のミニ命令として処理する、ソフトウエア命令
    実行装置であつて、 上記命令を実行するための手段と、 データ転送を要求するソフトウエア命令の転送
    データ量が、上記アーキテクチヤで許容されるか
    どうかを判定し、合致しないものであるときには
    ミニ命令モードを設定するための手段と、 上記ミニ命令モードが設定されると、上記ソフ
    トウエア命令中に含まれる記憶アドレスの指定と
    データ境界との関係に基づいて決定される所定の
    態様で、該ソフトウエア命令中のフイールドを処
    理し、該ソフトウエア命令を複数のミニ命令とし
    て上記実行手段で実行させる命令処理手段とを有
    する、 上記実行装置。
JP1277333A 1988-12-29 1989-10-26 ソフトウエア命令実行装置 Granted JPH02190930A (ja)

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