JPH0227440A - 記憶システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は一般に、エラーを検出し、命令ストリームの以
前の点に戻り、そのエラーをもたらした命令を再実行す
るようになされたデータ処理システムに関し、具体的に
は、単一または複数のプロセッサをもち、ストアイン型
とストアスルー型のどちらかのキャッシュ設計を含むメ
モリ・キャッシュ・システムを使用できる、データ処理
システムに関する。

Ｂ、従来技術及びその問題点 本発明を実施するのに使用されるベクトル・プロセッサ
は、１９８３年９月９日出願の米国特許出願０８１５３
０８４２号、「高性能ベクトル・プロセッサ（Ｉｌｉｇ
ｈ　Ｐｅｒｆｏｒｍａｎｃｅ　ＶｅｃｔｏｒＰｒｏｃｅ
ｓｓｏｒ）　Ｊに記載され特許請求されており、その特
許出願を引用により本明細書に組み込む。

本発明を実施するのに使用される浮動小数点プロセッサ
は、１９８７年９月３０日出願の米国特許出願０７／１
０２９８５号、「浮動小数点単一命令単一スドリーム・
データ・アーキテクチャのための動的複数命令ス）　Ｉ
Ｊ−ム複数データ複数パイプライン装置（Ｄｙｎａｍｉ
ｃ　Ｍｕｌｔｉｐｌｅ　ＩｎｓｔｒｕｃｔｉｏｎＳｔｒ
ｅａｍ　Ｍｕｌｔｉｐｌｅ　Ｄａｔａ　Ｍｕｌｔｉｐｌ
ｅ　ＰｉｐｅｌｉｎｅＡｐｐａｒａｔｕｓ　ｆｏｒ　Ｆ
ｌｏａｔｉｎｇ　Ｐｏ１ｎｔ　ＳｉｎｇｌｅＩｎｓｔｒ
ｕｃｔｉｏｎ　　Ｓｉｎｇｌｅ　　Ｓｔｒｅａｍ　　Ｄ
ａｔａ　　Ａｒｃｈｉｔｅｃｔｕｒｅ）Ｊに記載され特
許請求されている。その特許出願を引用により本明細書
に組み込む。

本発明を実施するのに使用される２進加算器は、１９８
７年６月２６日出願の米国特許出願０７１０８８５８０
号、ｒ高性能並列２進バイト加算器（Ａ　Ｉ（ｉｇｈ　
Ｐｅｒｆｏｒｍａｎｃｅ　Ｐａｒａｌｌｅｌ　Ｂｉｎａ
ｒｙＢｙｔｅ　Ａｄｄｅｒ）　Ｊに記載され特許請求さ
れている。

その特許出願を引用により本明細書に組み込む。

データ処理システムでのランダム・エラーの発生は、シ
ステムの信頼性に悪影響を及ぼす。ランダム・エラー、
すなわち、システムの継続的な障害によらないエラーが
、長いプログラムの実行の終端付近で発生する場合、そ
のプログラムを再起動し始めからもう一度実行する必要
がある。この解決方法は受は入れられない場合が多かっ
たので、プログラムを個々の部分に区分して、１つの部
分にエラーが発生したとき、障害が発生した部分の始め
からだけそのプログラムを再実行すればよいようにされ
た。この方法でも、計算速度が増加し、データ処理シス
テムがより複雑かつ時間に依存するようになると不十分
になった。

エラー回復技術を複雑にしている要素の１つは、キャッ
シュ・メモリ・システムの使用である。プロセッサの速
度は、経済的に実現可能な主記憶システムが遅くて追い
ついていけないほどにまで上がってきた。すべての記憶
回路をプロセッサの速度に一致させるコストをかけずに
メモリ性能を改善するために、中間の高速記憶システム
が導入された。こうしたシステムはキャッシュと呼ばれ
、プロセッサの速度に近い速度で動作し、記憶容量は非
常に限られている。記憶容量が限られているので、プロ
セッサが使用する可能性が最も高いデータにその容量を
注意深く割り振ることが必要である。

データ処理システムの一般要件に従って、キヤ。

シュを割り振り、そこに記憶されているデータを制御す
るための様々な技術が開発されてきた。

キャッシュ・システムは、キャッシュに入力された改訂
データが主記憶装置にも入力される、ストアスルー型シ
ステムと、キャッシュに入力されたデータが、送り出さ
れるまで主記憶装置に入力されず、キャッシュ・ミスの
とき、データを主記憶装置からキャッシュに読み出′シ
、キャッシュからプロセッサがそれにアクセスする、ス
トアイン型キャッシュ・システムと、上記のそれぞれの
態様の一部を組み込んだ、ハイブリッド・システムとに
分類できる。場合によっては、より高度のシステムの特
定の要件に対処すべく、特殊な適合化が行なわれた。具
体的には、複数の処理装置を利用するデータ処理システ
ムの要件に対処する試みが行なわれてきた。これらの方
法は、キャッシュの効率を向上させる点では効果があっ
たが、それらの方法はシステムがソフト・エラーから回
復する能力を高めず、低下させることさえあった。ある
領域でのシステム性能の改善が、他の領域での性能の低
下を伴うなら、それは本当の改善にはならないので、複
数プロセッサ・システムのエラー回復技術、具体的には
、チェックポイント再試行と呼ばれる種類のエラー回復
技術にキャッシュの管理及び操作を組み込む必要が引き
続き存在する。

いわゆるマルチプロセッサ・システムは、多重処理能力
をもち、その範囲で離散プロセッサをもち、それが異な
るタスクまたは同じタスクの異なる部分に割り当てられ
て並列処理能力を実現するが、システムのすべての要素
が、各プロセッサごとに重複されることはない。たとえ
ば、異なるプロセッサが共通データに作用することが必
要とされることがあるので、各プロセッサは、共通記憶
装置にアクセスしなければならない。同じ理由で、各プ
ロセッサが、様々な入出力装置にアクセスできなければ
ならない。システムのあまり使用されない機能、あるい
は性能の大幅な損失なしに共用できる機能は、通常各プ
ロセッサごとに重複されない。この種の機能の例は、エ
ラー回復機能である。ランダム・エラーは、同時に複数
のプロセッサで発生することはあまりない。ランダム・
エラーからの回復はあまり時間がかからないので、別の
プロセッサでエラーが発生する前に発生及び回復が完了
することができ、単一エラー回復機能で十分である。

すべてのプロセッサが同じ形式、特に使用するキャッシ
ュの形式が同じ場合には、これはすべて極めて簡単であ
る。従来のエラー回復技術は、プロセッサがストアイン
型キャッシュを利用するマルチプロセッサ・システムで
はうまく働く。通常、キャッシュ・データは、キャッシ
ュ書込み動作の前にバックアップ・アレイにセーブされ
る。チェックポイント再試行動作のとき、再試行点のキ
ャッシュ・データがバックアップ・アレイから復元され
る。この方法の欠点の一つは、キャッシュへの書込み動
作の前にバックアップ・アレイにキャッシュ・データを
書き込む必要があるため、キャッシュへの書込みが遅延
されることである。さらに、おそらくより重要であるが
、マルチプロセッサ・システムでは、チェックポイント
期間中にキャッシュ・データの占有状況を確保するため
、キャッシュ・ロック機構を設けなければならない。

従来の別の形のエラー回復技術は、プロセッサがストア
スルー型キャッシュを利用する、マルチプロセッシング
・システムで使用するには十分である。しかし、データ
処理システムは、一般に「ファミリー」として設計され
、様々な形式の記憶装置、入出力装置、さらには異なる
形式のプロセッサで構成されることがある。たとえば、
そのファミリーの１つの「メンバー」は、プロセッサが
ストアイン型キャッシュを使用する、マルチプロセッサ
・システムを使用し、同じファミリーの他の「メンバー
」は、ストアスルー型キャッシュを組み込んだプロセッ
サを使用するように構成されることがある。コスト、製
造、互換性、及び保守の観点からは、ストアイン型キャ
ッシュとストアスルー型キャッシュのどちらを使用する
かにかかわらず、ファミリー全体を通してシステムの他
の要素を同じにすることが望ましい。

ストアイン型キャッシュを備えたプロセッサを含むモデ
ルもストアスルー型キャッシュを利用するプロセッサを
含むモデルも組み込んだデータ処理システムのファミリ
ーを持つことが望ましい。

上記の理由から、ファミリー全体で単一エラー回復機能
をもつことが望ましい。

データ処理システムでエラーから回復するには、システ
ムを命令シーケンスのエラーよりも前の点から再始動し
、したがって、そのエラーの影響を受けないデータを含
むことが必要である。理想的には、これは、エラーが発
生した命令の直前の命令である。それには、システムが
各命令のすべての関連データを記憶し保持する必要があ
る。実際には、複数の命令が隔置される選択した点でだ
けデータを保持することにより、オーバーヘッドは減少
する。選択された点でセーブされるデータは、通常、主
に、プログラム状況ワード（ＰＳＷ）、及び浮動小数点
レジスタ（ＦＰＲ）、アクセス・レジスタ（ＡＲ）　、
汎用レジスタ（ＧＰＲ）の内容から構成される。

キャッシュ・システムの伴うもう１つの面倒な問題は、
主記憶装置に速度を最終的に一致させることに関するも
のである。高速キャッシュは、処理装置の速度に匹敵す
る速度でデータに対する必要を滴定させる。高速キャッ
シュは、比較的低速度でメモリとの間でデータを読み書
きするという問題は解決しない。従来技術の解決法は、
キャッシュと主記憶装置の間に、１行のキャッシュ・デ
ータを保持できる記憶バッファを設けるというものであ
った。行バッファを介してメモリとの間でデータを出し
入れすることにより、キャッシユは解放され、より速い
速度で動作できる。

Ｃ０問題点を解決するための手段 本発明の目的は、ストアイン型またはストアスルー型キ
ャッシュを利用する単一または複数プロセッサ・システ
ムと互換性のある、チェックポイント再試行機能を提供
することにある。

本発明の目的には、通常の動作中に記憶バッファを利用
して記憶待ち行列を設定し、再試行動作中にチェックポ
イント再試行に必要なデータを供給する、チェックポイ
ント再試行機能を提供することも含まれる。

本発明の目的には、チェックポイント期間中に７’−９
を記憶しかつプロセッサを主記憶装置の速度に合わせる
ような２重の機能をもたらす記憶バッファ・システムを
組み込んだチェックポイント再試行機能を提供すること
も含まれる。

このデータがセーブされる命令ストリーム中の点をチェ
ックポイントと呼ぶ。中央演算処理装置（ＣＰＵ）によ
って開始されるチェックポイントの後のすべての記憶動
作で、チェックポイントの命令に対する記憶動作が完了
するまで、変更されたデータ・キャッシュ・ページが記
憶バッファにセーブされる。ストアイン型レベル２　（
Ｌ２）キャッシュ設計をもつプロセッサの場合、チェッ
クポイントの命令が完了するまで、変更キャッシュ・デ
ータはレベル１（Ｌｌ）記憶バッファにセーブされる。

次いでそのデータはＬ２キャッシュに書き込まれ、他の
プロセッサに見えるようになる。ストアスルー型キャッ
シュ設計をもつプロセッサでは、変更キャッシュ・デー
タはＬ１記憶バッファにも緩衝記憶される。チェックポ
イント期間が終了すると、セーブされたキャッシュ・デ
ータは記憶装置に記憶される。

Ｄ、実施例 第１図を参照すると、本発明に関連するデータ処理シス
テムの部分が示されている。図を簡単にするために、シ
ステムの本発明には属さない部分は示されていない。デ
ータ処理システムは、Ｇ。

Ｌ、ヒックス（ｆｌｉｃｋｓ）　、Ｄ、　Ｈ，ハウ（Ｈ
ｏｖｅ）及びＦ、Ａ、ズルラ２世（Ｚｕｒｌａ　Ｊｒ、
　）に付与され本願の出願人インターナシロナル拳ビジ
ネス・マシーンズ・コーポレーシロンに譲渡された米国
特許第４０４４３３７号に示されているのと同じ一般的
性質のものであることを了解されたい。上記特許を引用
により本明細書に組み込む。

システムの命令処理装置１は、命令事前処理装置（ＩＰ
ＰＵ）２と固定小数点実行処理装置（ＥＰＵ）３をもつ
。Ｉ　ＥＰＵ２は、制御記憶装置１０の起点アドレス・
バス（Ｃ８ＯＡ）１１を介して制御記憶装置１０からマ
イクロワードを取り出すためのアドレス情報を供給し、
制御記憶装置１０、命令キャッシュ装置２０及びＥＰＵ
３に接続された命令バス（ＩＢＵＳ）１５を介して命令
を受は取る。ＩＰＰＵ２は、またＣＢＵＳ３１を介して
命令キャッシュ装置２０とＥＸＴ／ＦＰＵ３０にも接続
されている。チャンネル、・サブシステム４０は、ＩＰ
Ｃバス４１を介してＥＸＴ／ＦＰＵ３０に接続されてい
る。

複数プロセッサを含むデータ処理システムは、３段式記
憶サブシステム１００を含み、記憶サブシステム１００
は主記憶装置１８０ａ１１８０ｂ。

レベル２キヤツシユ（Ｌ２）１７０ａ及び高性能レベル
１キヤツシユ（ＬＬ）１０１を含む。単一プロセッサを
含むシステムの場合、Ｌ２キャッシュは省略されること
がある。したがって、記憶サブシステムは、データ処理
システムのファミリーの特定のモデル・バージロンに応
じて、１４０ａ及び１４０ｂで示すような、２つの形を
とることができる。記憶サブシステム１００のストアイ
ン型キャッシュ（マルチプロセッサ）バージロン１４０
ａは、Ｌ２記憶待ち行列１５０　ａ　％書込みバッファ
１８０ａ１Ｌ２キヤツシユ１７０ａ及び主記憶装置（Ｌ
３）１８０ａを含む。ストアスルー型キャッシュ（単一
プロセッサ）バージョン１４０ｂは、Ｌ２キャッシュを
含まず、Ｌ３制御装置１９０　ｂ　Ｎ　３込みバッファ
／Ｌ３記憶待ち行列１９５ｂ及び主記憶装置（Ｌ３）１
８０ｂを含む。

マルチプロセッサ・バージョン１４０ａでは、Ｌ２キャ
ッシュは、すべてのプロセッサによって共用され、また
チャンネルから直接アクセスされる。

記憶サブシステム１００は、Ｌ１キャッシュ制御装置と
Ｌ１キャッシュ１０１及びＬ１記憶バッファ１０５を含
めて、ストアイン型とストアスルー型の両方の実施例に
共通の要素をもつ。

ＣＰＵ内で、命令キャッシュ及びデータ・キャッシュは
レベル１にあり、Ｌ１キャッシュ１０１と総称される。

各キャッシュは、関連するＣＰＵのためにデータを維持
する。命令事前処理装置（ＩＰＰＵ）２は、命令バス（
ＩＢＵＳ）１５を介して、命令キャッシュから命令を受
は取り、また制御記憶装置１０からマイクロワードを受
は取る。

Ｌ１データ・、キャッシュ装置は固定小数点実行装置３
に接続され、命令実行のためのオペランド・データを供
給する。

Ｌ１キャッシュ１０１の命令キャッシュ部分は、ＩＢＭ
システム／３７０命令を含み、命令取出しのためプロセ
ッサがそれにアクセスする。命令実行の結果を表わすオ
ペランドは、命令キャッシュの内容を変更しないが、ペ
ージが命令キャッシュ２０内に存在する場合それを無効
にする。Ｌ１キャッジ：Ｌｌｏｌのデータ・キャッシュ
部分は、１８Ｍシステム／３７０プログラム・データを
含む。データ取出し及び記憶は、すべてストアスルー型
キャッシュであるし１キヤツシユ１０１に対して行なわ
れる。オペランド取出しの際にキャッシュ・ミスが検出
されたときは、望みのキャッシュ行をＬ２キャッシュ１
７０ａまたはＬ３主記憶装置１８０ａからインページし
なければならない。

データ・キャッシュに対してデータ記憶要求が行なわれ
、データがキャッシュ内に存在するときは、データが同
時にキャッシュと記憶バッファ１０５に記憶される。デ
ータがキャッシュに存在しない場合、データは記憶バッ
フ１にだけ記憶される。

記憶動作に関連するアドレス、データ及び制御は、記憶
バッファ１０５に入力される。

中央演算処理装置！１１は、チェックポイント状態に戻
って失敗した命令を再実行することによりエラーから回
復するためのハードウェアを含む。これは、汎用レジス
タ（ＧＰＲ）　、浮動小数点レジスタ（ＦＰＲ）及びア
クセス・レジスタ（ＡＲ）をバックアップするアレイを
含む。プログラム状況ワード（ＰＳＷ）スタックは、チ
ェックポイントが設定されたときプログラム状況ワード
をセーブするのに使用される。本発明の回復技術は、エ
ラーが検出されたときに戻ることができるＣＰＵの既知
状態を確立することである。以前の状態に戻りやすくす
るため、命令処理が進行するにつれて、ＣＰＵ内のいく
つかの機能（データ、状態、条件など）がバックアップ
・アレイに定型通りにセーブされる。

第２図に移って、Ｌ１記憶バッファ１０５の動作の方式
について説明する。記憶バッフ１１０５は、論理的に、
ストアイン型キャッシュ実施例１４０ａの場合は命令処
理装置１とＬ２キャッシュ１７０ａの間に、ストアスル
ー型キャッシュ実施例１４０ｂの場合は命令処理装置１
と主記憶装置（Ｌ３）１８０ｂの間に配置されている。

Ｌ１記憶バッファ１０５は、システム内の各処理装置ご
とに設けられ、主記憶装置へのデータ転送の性能を向上
させるのに使用され、他のＣＰＵ及びチャンネルがデー
タにアクセスできる記憶階層の他の部分に解放される前
に、チェックポイントの終端まで記憶データを保持する
働きをする。これは、一連のチェックポイント命令の終
端まで１つのチェックポイントに関連する任意の記憶デ
ータを解放することによってではなく、どの記憶待ち行
列がどのチェックポイントで使用されるかを記録するこ
とによって実現される。記憶データの解放、命令の終端
（ＥＯＩ）及びチェックポイント終了（ＣＯＭＰ）を制
御するために記憶待ち行列の設計に２つの情報ビットが
導入される。記憶バッファ中のデータは、それに直接関
連するプロセッサだけしか利用できず、他のプロセッサ
は、それがＬ２キャッシュ１７０ａまたは主記憶装置１
８０ｂに書き込まれるまでそのデータにアクセスできな
い。

ストアスルー型キャッシュでは、すべての記憶動作は、
それが主記憶装置に書き込まれる前に記憶制御装置に送
られ、各記憶動作は、関連するキャッシュ行がすでにキ
ャッシュ内にある場合に限りキャッシュに書き込まれる
。Ｌ１記憶バッファは、次の点でストアスルー型キャッ
シニと異なっている。

ａ、ストアスルー型キャッシュは、主記憶装置から取り
出され、命令処理装置１に渡される予定のデータを保持
する。記憶バッファ１０５は、記憶され、主記憶装置１
８０ａまたは１８０ｂに入力される予定のデータを保持
する。この重要な特徴により、使用したデータを再試行
動作中に再度呼び出すことが可能である。

５６本明細書で使用する高性能回路は比較的高価なので
、記憶バッフ１は普通非常に小さい（１ないし８キャッ
シュ行）。ストアスルー型キャッシュは、比較的大きく
、どのくらいのデータを保持することが望まれるかに応
じて、通常２５６ないし５１２キャッシュ行の記憶量を
収容できる。

Ｃ，ストアスルー型キャッシュは通常セット連想式であ
る。記憶バッフ１１０５は完全に連想式である。

ｄ、ストアスルー型キャッシュは全キャッシュ行を含む
。記憶バッファ１０５は通常部分キャッシュ行を含む。

記憶バッフＴ１０５は、第３図に示すような８個のスロ
ットを含む。各スロットは、８つのデータ・ダブルワー
ドを、ダブルワード及び変更された各ダブルワードのバ
イトを示すフラグと共に含む。各スロットは、記憶動作
の状況を示すＥＯＩビット及びＣＯＭＰビットを含む。

記憶バッファ中のスロットの数は、記憶バッファがその
記憶を累積しているキャッシュ行の数である。記憶バッ
フ１が８つのスロットから構成される場合、記憶バッフ
ァ・アドレス・レジスタによって示される８つの行のど
れに対する記憶も、記憶バッファ内で行なわれる。各記
憶バッファ・アドレス・レジスタは特定の記憶バッファ
・スロットに対応する。

各記憶バッファ・スロット内の各バイトは、第３ａ図に
示すように、その特定のバイトが記憶されたかどうかを
示す対応する１ビツトの「マーク」をもつ。マークが１
に設定されたときは、データの対応するバイトは、記憶
されたので有効である。

マークが０に設定されたときは、データの対応バイトは
、記憶されなかったので無効である。ＥＯＩビット及び
ＣＯＭＰビットはどちらも、ある項目が予定されるとき
ゼロに設定さレル。ＥＯＩ？ｙトは、命令の終端で１に
設定され、ＣＯＭ　Ｐ　Ｋ　。

トは、データがＬ２キャッシュまたはＬ３主記憶装置に
記憶されるときゼロに設定される。記憶、、。

ファには、連続、直接、及び非連続の３つの動作モード
がある。Ｓビット及びＩＭＭビットはそれぞれ連続記憶
モード及び直接記憶モードを示す。

連続モードでは、記憶は６４バイト・スロット内でダブ
ルワードに対して行なわれる。６４バイトの境界を越え
ると、次の記憶バッファ・スロットが使用される。非連
続モードでは、すべての記憶動作が、６４バイト境界を
越えない記憶の場合、記ｆｆｌバッファの１つのスロッ
トを使用する。直接記憶モードでは、記憶バッファ・デ
ータは、命令実行の完了前に、Ｌ２キャッシュまたは主
記憶装置に記憶される資格を得る。

記憶動作が実行されるとき、記憶のデータとアドレスが
、ダブルワード及び変更されたダブルワードのバイトを
示すフラグと共に、記憶バッファの使用可能な最初の項
目に書き込まれる。記憶バッファ項目がυき込まれると
、記憶バッファ・スロット書込みポインタが最初の使用
可能なスロットを指す。連続モードでは、書込みポイン
タは、１８Ｍシステム／３７０命令が完了するまで、ま
たは６４バイト・ページの最後のバイトが書き込まれる
まで増分されない。非連続モードでは、書込みポインタ
はあらゆる記憶動作で増分される。記憶バッファ・デー
タは、データ・バスが使用可能なとき、Ｌ２キャッシュ
制御装置またはＬ３制御装置に送られる。ＣＰＵからＥ
ＯＩ信号を受は取ると、Ｌ２キャッシュ制御装置または
Ｌ３制御装置は、記憶バッファ・データをＬ２キャッシ
ュまたはＬ３主記憶装置に書き込む。記憶が完了すると
、Ｌ１キャッシュ制御装置に完了信号が送られる。

すなわち、記憶バッファ・スロットは再び使用できるよ
うになる。

取出し動作の詳細を第４ａ図、第４ｂ図及び第４ｃ図に
示す。記憶バッファ１０５に存在する行の取出しは、「
取出しヒツト」と呼ばれ、記憶バッファ１０５にない行
の取出しは「取出しミス」と呼ばれる。

第４ａ図に関して、記憶バッファ１０５に常駐する行の
取出しは「取出しヒツト」と呼ばれ、記憶バッファ１０
５にない行の取出しは「取出しミス」と呼ばれる。記憶
バッファ１０５の取出しヒツトによって参照される行全
体が、Ｌ２キャッシュ１７０ａまたは主記憶装置１８０
ｂから読み出され、記憶バッフ１１０５の対応するスフ
０ツトの内容と組み合わされる。この組合せは、記憶バ
ッファ１０５のマークの制御下で通常のデータ・ゲート
回路によって実行される。次いで、組み合わされたキャ
ッシュ行が要求側命令装置のキャッシユに転送される。

取出しミスの結果、参照された行が主記憶装置１８０ａ
と１８０ｂから読み出され、要求側命令処理装置のキャ
ッシュに送られる。記憶バッファは影響を受けない。

命令取出し動作もオペランド取出し動作も、Ｌ２キャッ
シュまたは主記憶装置に記憶されない記憶バッフ１項目
に対してインターロックされる。

これは、ＩＢＭシステム／３７０アーキテクチャの１コ
ピー記憶概念との整合性を保っためである。

オペランド・データ取出しインターロック動作を、第４
ｂ図に示すｔすべての取出しが、活動記憶バッファ項目
（ＥＯＩ＝１及びＣＯＭＰ＝Ｏ）に対してインターロッ
クされる。これらの項目は、Ｌ２キャッシュまたは主記
憶装置に書き込まれない以前の命令からの保留中の記憶
を表わす。取出しが可能になるのは、データがＬ２キャ
ッシュまたは主記憶装置に記憶され、記憶バッファ項目
のＧＯＭＰビットが設定されたときである。

現命令によって変更された記憶バッファ項目（ＥＯＩ＝
Ｏ及びＧＯＭＰ＝Ｏ）または以前に完了した命令からの
記憶バッファ項目（ＥＯＩ＝１及びＧＯＭＰ＝１）を参
照するデータ取出し要求では、キャッシュ・ヒツトの場
合、要求されたデータがプロセッサに送られる。Ｌ１キ
ャブシニ・ミスの場合、取出し要求は、Ｌ２キャッシュ
またはＬ３主記憶装置からのＬ１行のインページが完了
するまで保持される。

第４ｃ図を参照すると、命令取出しは、単一プロセッサ
構成またはマルチプロセッサ構成のスヘての活動記憶バ
ブファ項目（ＣＯＭＰ＝Ｏ）に対してインターロックさ
れる。事前に取り出された命令の取出しアドレスが、Ｃ
ＯＭＰ状況ビット＝１で記憶バッフ１項目のアドレスと
突き合わせて検査される。比較の結果−攻した場合、記
憶バ。

ファがＬ２キャッシュまたはＬ３主記憶装置に記憶され
、ＧＯＭＰビットがその項目に対して設定されるまで、
その取出し要求は遅延される。次いで、命令キャッシュ
行がキャッシュ内に存在する場合、それは無効にされる
。次いで、命令キャッシュ行は、Ｌ２キャッシュまたは
Ｌ３主記憶装置からインベージされる。

汎用レジスタがバックアップされる方式を第５図に示す
。新しいチェックポイントが設定されると、プログラム
状況ワード・スタックを含むＩＰＰＵは、浮動小数点装
置（ＦＰＵ）の浮動小数点レジスタ、実行処理装置（Ｅ
ＰＵ）の汎用レジスタ（ＧＰＲ）、及びプロセッサ間通
信を担当する外部装置（ＥＸＴ）のアドレス・レジスタ
（ＡＲ）を含む様々な論理装置にポインタを送る。この
３ビツトのポインタは、新しいチェックポイントが開始
されたことを合図するのに使用される。ＦＰＵ、ＥＰＵ
およびＥＸＴ装置は、チェックポイントを同期させるた
め、このポインタをそれらのバックアップ・アレイの１
つに割り当てる。命令の実行が始まると、各装置はデー
タが変更される前に、バックアップ・アレイ中のそれら
のレジスタの古い内容をセーブする。バックアップ処理
は、新しいチェックポイントが開始されるまで継続して
進行する。

ＰＳＷは、関連するレジスタ動作が完了したとき、完了
と示される。次いで、各装置内でＰＳＷポインタが無効
にされる。その後、それらのバックアップ・アレイは新
しいチェックポイントで使用できる。

第５図に示すように、汎用レジスタをバックアップする
ためにＧＰＲバックアップ偶数アレイ２００とＧＰＲバ
ックアップ奇数アレイ２０１の２つのアレイがある。各
アレイは１６個のバックアップ・レジスタから構成され
る。ＧＰＲ再試行ビットは、偶数アレイ用装置２０６と
奇数７レイ用１置２０７に記憶され、この２つの７レイ
のトチラが使用されているかを示す。偶数アレイの変更
ビット位置２１０（！：奇数アレイのそれ２１１は、Ｇ
ＰＲが変更され、変更前の内容がバックアップ・アレイ
にあることを示す。復元される項目は、変更位置に１ビ
ツトをもつもの、すなわち、データを変更したレジスタ
である。

各ＧＰＲバックアップ・アレイに関連するＰＳＷポイン
タと有効ビット２２２がある。ＰＳＷポインタは、その
チェックポイントですべてのＧＰＲ書込みが完了し、そ
のＰＳＷ完了ビットをマークしたかどうか判定する際に
使用される。有効ビット２２は、アレイが再使用可能な
ことを示すために使用される。

ＦＰＲをバックアップするのにも同様なバックアップ・
アレイが使用される。２つのバックアップ・アレイ（図
示せず）は、それぞれ４つのＦＰＲから構成され、変更
前のＦＰＲデータをセーブするのに使用される。ＦＰＲ
中のデータが変更されることになる度にバックアップ動
作が実行される。１つのバックアップ・アレイが、各チ
ェックポイント期間に使用される。ＦＰＲ再試行グルー
プ・ビットは、どのアレイが現在使用中であるかを示す
。同様に、ある項目の変更ビットは、ＦＰＲデータが変
更され、変更前の内容がＦ−Ｐ　Ｒバックアップ・アレ
イにあることを示す。変更された項目は、命令再試行動
作によりバックアップ中に復元されなければならないも
のである。

前述のＧＰＲバックアップの場合と同様に、ＦＰＲバッ
クアップ・アレイもそれぞれ関連するＰＳＷポインタと
有効ビットをもつ。ＰＳＷポインタは、あるチェックポ
イントでのすべてのＦＰＲ古込みが完了して、そのＰＳ
Ｗ完了ビットをマークするかどうか判定する際に使用さ
れる。有効ビットは、アレイが再使用可能なことを示す
ために使用される。

同様に、アクセス・レジスタ（ＡＲ）中のデータは、そ
れぞれ１６個のＡＲで構成される２つのアレイでバック
アップされる。このバックアップは、ＡＲ中のデータが
チェックポイント期間中最初に変更されるときに実行さ
れる。各チェックポイント期間に使用される１つのバッ
クアップ・アレイが、ＡＲの内容を変更する。ＡＲ再試
行グループ・ビットは、どちらのアレイが現在使用中で
あるかを示す。無変更ビットは、ＡＲが変更され、変更
前の内容がＡＲバックアップ・アレイにあることを示す
。

各ＡＲバックアップ・アレイに関連するＰＳＷポインタ
もある。ＰＳＷポインタがすべて１のとき、ＡＲバック
アップ・アレイが無効であることを示す。ＰＳＷポイン
タは、あるチェックポイントですべてのＡＲ書込みが完
了して、ＰＳＷ完了ビットをマークするかどうか判定す
るのに使用される。ＡＲバックアップ・アレイは、アレ
イが再使用可能なことを示す有効状況ビットを含む。

チェックポイントが設定されると、第６図に示すように
、全ＰＳＷがＰＳＷスタックにセーブされる。ＰＳＷス
タック３００は、６つの項目〇−５をもち、システム制
御装置によって順番に更新される。ある項目の状況が完
了とマークされているとき、その項目が再使用できる。

ＰＳＷスタック制御は、プロセッサによって実行中の命
令から誘導される。その命令が以前のチェックポイント
に使用したものと異なる再試行処理手順を必要とすると
きは、チェックポイントが作成される。チェックポイン
トが以下の場合に備えて設定される。

データが他のプロセッサまたはチャンネル・サブシステ
ムにできるだけ速やかに見えるようにする、ＩＢＭシス
テム／３７０記憶形式命令の復号。

ＩＢＭシステム／　３７０　Ｌ　Ｍ　（Ｌｏａｄ　Ｍｕ
ｌｔｉｐｌｅ）命令とＬ　ＡＭ　（Ｌｏａｄ　Ａｃｃｅ
ｓｓ　Ｍｕｌｔｉｐｌｅ）命令の復号。これらの命令が
、記憶ページ境界を越える多くのブロック・データにア
クセスでき、したがってアクセス例外事前検査を実行す
る必要はない。

マイクロコード化ＩＢＭシステム／３７０命令の復号。

マイクロコード・ルーチンに記憶形式命令を含めること
が可能である。

上記の特殊なケースを有効に分離するための上記のいず
れかの命令に続く命令の復号。及びマイクロコード−ル
ーチン中でＬ１記憶バッファをあふれさせずに大きなデ
ータ移動を処理するための、ｒＴＡＫＥ　　ＣＨＥＣＫ
ＰＯＩＮＴＪマイクロワードの復号。

チェックポイントは、ＧＰＲ装置、ＦＰＲ装置、ＡＲ装
置またはそれらの任意の組合せでの動作に関する命令な
ど複数の命令からも構成できる。新しいチェックポイン
トに達すると、ＰＳＷポインタは、第２図に示すＰＳＷ
ポインタ（ＰＴＲ）バスを介してすべての処理装置に同
報通信される。

各処理装置は、新しいＰＳＷポインタを使って現在また
は今後要求されるすべての動作のラベル付けを担当する
。各処理装置はまた、最後のチェックポイントに関連す
るすべての動作が完了したとき、ＩＰＰＵに通知しなけ
ればならない。ＰＳＷスタックの各項目は、「処理装置
完了」ビットを含む。処理装置完了ビットは、関連する
装置が完了と返答したとき、すなわち最後のチェックポ
イントに関連するすべての動作が完了したときに設定さ
れる。ＦＰＵは、第２図に示すＦＰＵ完了ポインタ・バ
スを介してチェックポイント完了を合図する。ＡＲは、
第２図に示すＡＲ完了ポインタを介してチェックポイン
ト完了を合図する。ＰＳＷスタックは、ＥＰＵに対する
大域制御から構成され、ＧＰＲバックアップ・レジスタ
がその中にある、ＩＰＰＵ中にある。大域制御は、すべ
ての、Ｇ　Ｐ　Ｒ動作を記録し、あるチェックポイント
内のすべてのＥＰＵ動作の完了を検出する。すなわち、
ＥＰＵは、その動作の完了を能動的に合図する必要はな
い。ＩＰＰＵは処理完了ビットがすべて設定されたこと
を検出すると、そのチェックポイントをクリアし始める
。チェックポイントがクリアされるのは、バックアップ
が無効になり、ＰＳＷスタック項目が完了とマークされ
るときである。

ＩＰＰＵは、処理装置への同報通信によりそのチェック
ポイントに関連するバックアップを無効にする。同時に
、ＰＳＷ項目が完了とマークされる。バックアップの無
効化とＰＳＷ項目の完了後、そのチェックポイントに関
連するすべての情報は無効になり、バックアップ・アレ
イとＰＳＷ項目は新しいチェックポイントに使用できる
。

第１図に戻ると、ＣＰＵによって開始されるすべての記
憶動作は、Ｌｌｌ記憶バッフ特待行列に項目を１つ作成
する。この待ち行列は、前述のように、ストアイン型Ｌ
２キャッシュを備えたシステムにもストアイン型Ｌ２キ
ャッシュのないプロセッサにも共通である。Ｌ１記憶バ
ッファ待ち行列項目は、絶対アドレス、データ、どのダ
ブルワードまたはバイトあるいはその両方が変更された
かを識別するフィールド、ならびに命令再試行にとって
重要な２つのフラグである、命令終了（ＥＯＩ）ビット
及びチェックポイント終了（ＧＯＭＰ）ビットから構成
される。ＥＯＩビットは、値Ｏのとき、その項目が現命
令の記憶に対するものであることを示し、値１のときは
以前の命令の記憶に対するものであることを示す。ＥＯ
Ｉ信号は、チェックポイントの終りにＣＰＵによってＬ
１記憶バッフ１制御装置に送られる。

チェックポイント完了ビットは、対応するデータが、Ｌ
２キャッシュまたはＬ３メモリにうまく記憶され、ＣＰ
Ｕまたはチャンネル・サブシステムにそのデータが見え
るようになったかどうかを示す。

ＥＯＩ＝１及びＧＯＭＰ＝Ｏである新しい記憶バッフ１
待ち行列項目を作成するケースが２つある。ＩＰＵが割
込みを処理中で命令を実行していない場合と、記憶の前
に記憶待ち行列解放フラグが送られ、マイクロコード化
命令を再試行不能にする場合である。この２つの場合、
記憶バッファ待ち行列項目が、システムの構成に応じて
、Ｌ２キャッシュまたはＬ３メモリに直接送られる。こ
れらのケースの実行中に検出されたエラーは、−般に再
試行不能であり、チェックポイント状態の復元は不要で
ある。

プロセッサ内の記憶の一貫性を維持するため、記憶の取
出しが、ＥＯＩ＝１及びＧＯＭＰ＝Ｏである記憶バッフ
ァ待ち行列項目に対してインターロックされる。これら
の項目は、以前の命令から保留中の記憶を表わす。命令
取出し、オペランド取出し、及びプロセッサによって行
なわれる動的アドレス変換（ＤＡＴＡ）テーブル取出し
を含めて、すべての取出しがインターロックされる。オ
ペランド取出し要求が開始されると、取出しの絶対アド
レスがＬ１記憶バッファ待ち行列項目と比較される。Ｅ
ＯＩ＝１及びＧＯＭＰ＝Ｏである記憶待ち行列項目と一
致する場合、場合に応じて、Ｌ２キャッシュまたはＬ３
メモリへの記憶要求の完了まで取出しが保持され４゜ ストアイン型Ｌ２キャッシュを備えたプロセッサでは、
ＥＯＩ信号は、チェックポイントの終りにＬ１記憶バッ
ファ制御装置に送られる。あるチェックポイントのすべ
ての記憶待ち行列項目のＥＯＩビットは、１に設定され
、その記憶待ち行列項目がＬ２キャッシュに書き込まれ
ることを示す。Ｌ１記憶バッファ待ち行列項目がＬ２キ
ャッシュに書き込まれると、Ｌ２キャッシュ制御装置は
、Ｌ１記憶バッファ制御装置に、あるチェックポイント
のすべてのＬ１記憶バッファ記記憶待行列項目で、チェ
ックポイント完了ビットを設定スるように合図する。す
なわち、これらの項目が、次のチェックポイントの記憶
動作に利用できるようになる。８つのＬ１記憶バッファ
待ち項目に加えて、データの統合及びＬ２キャッシュへ
の転送用の追加バッファがＬ２キャッシュ制御装置に設
けられている。記憶データがＬ１記憶バッファ待ち行列
に記憶されると、Ｌｌ記憶バッファ制御装置は、それら
の項目をＬ２記憶待ち行列及び関連する書込みバッファ
に移す。Ｌ２キャッシュ制御装置は、Ｌ１記憶バッファ
制御装置からのＥＯＩ信号を受は取ったのに応答して、
Ｌ２キャッシュの動作を開始させる。Ｌ２キャッシュは
ストアイン型なので、記憶データは、Ｌ２キャッシュ制
御によってアウトページ動作が開始されるまで、Ｌ３主
記憶装置に入力されない。

ストアイン型Ｌ２キャッシュをもたないプロセッサでは
、ＣＰＵによって開始されたすべての動作用の記憶デー
タが、Ｌ２キャッシュを備えたプロセッサの場合と同様
に、Ｌｌ記憶バッファ待ち行列に入れられる。Ｌ３制御
装置はまた、追加の記憶待ち行列とメモリに移る記憶デ
ータをａ街記憶するための書込みバッファを備えている
。Ｌ１記憶バッファ制御装置から見て、Ｌ３制御装置と
Ｌ２キャッシュ制御装置へのインターフェースは同じで
ある。あるチェックポイントの終りにＥＯＩ信号がＬ１
記憶バッファ制御装置に送られ、あるチェックポイント
に対するすべてのＬ１記憶バッファ項目のＥＯＩビット
が１に設定されて、その項目がＬ３主記憶装置に書き込
まれることを示す。

次いで、Ｌ１記憶バッファ待ち行列項目が、Ｌ３主記憶
装置記憶待ち行列に転送され、その後、Ｌ３制御装置の
書込みバッファに送られる。データがＬ３主記憶装置に
書き込まれると、Ｌ３制御装置は、Ｌ１記憶バッファ制
御装置に、受は取った記憶待ち行列項目に対するチェッ
クポイント完了ビットを設定するように合図する。その
後、これらの項目は次のチェックポイントの記憶動作に
利用できる。

記憶待ち行列の更新が１回だけのハードワイヤ式記憶命
令では、記憶待ち行列データが待ち行列に入れられるの
と同時に、Ｌｌ記憶バッファ待ち行列項目のＥＯＩビッ
トが１に設定される。マイクロコード化記憶命令では、
あるチェックポイントに関連するすべての記憶待ち行列
項目のＥＯＩビットがＬ１記憶バッファ制御装置に送ら
れる。

Ｌ２キャッシュ制御装置またはＬ３制御装置が、場合に
応じて、Ｌ２キャッシュまたはＬ３主記憶装置への記憶
動作をうまく完了したとき、すべての記憶待ち行列項目
に対してチェックポイント完了ビットが設定される。

ＣＰＵ中でエラーが発生すると、ＩＰＵとＬ１記憶バッ
ファのクロックが停止され、Ｌ２キャッシュ制御装置ま
たはＬ３制御装置は直ちに、現コマンドが完了するまで
、ＩＰＵに対する保留中の記憶コマンドがあれば、その
サービスを停止する。

次いで、プロセッサを以前のチェックポイント状態に復
元するために命令再試行機構が呼び出される。関連する
バックアップ・アレイから様々なレジスタへのデータを
復元することに加えて、ＥＯ■＝１である記憶待ち行列
項目が、システム構成に応じて、Ｌ２キャッシュまたは
Ｌ３主記憶装置にフラッシュされ、ＥＯＩ＝Ｏである項
目はパージされる。

ＣＰＵがエラーを検出すると、ＣＰＵのクロックが２サ
イクルの間で停止する。ＣＰＵクロック停止信号は、通
常のエラー検出回路によって生成され、Ｌ３記憶バッツ
ァ制御装置に送られる。次いで、Ｌ３記憶バッファ制御
装置がＣＰＵに対するサービスを停止する。エラーから
回復するには、ＣＰＵを走査リセットする。すなわち、
ＣＰＵのすべてのラッチを再起動杖態に設定する。様々
なレジスタの復元は、通常のマイクロコード・ルーチン
によって行なわれる。マイクロコードは、ＰＳＷスタッ
クの検査により必要な復元の程度を決定する。ＰＳＷス
タック項目は、復元を行なうため対応するレジスタ・バ
ックアップ・アレイを選択するのに使用されるＰＳＷポ
インタを含む。次に、バックアップ・アレイからＡＲ，
ＦＲ及びＧＰＲが回復される。レジスタの復元後、ＰＳ
ＷスタックのＰＳＷが完了状況に設定され、レジスタ・
バックアップ・アレイが無効にされる。Ｌ２キャッシュ
を備えたプロセッサでは、ＬＬディレクトリの状況とＬ
２キャッシュ制御装置のＬ１状況がリセットされる。Ｌ
２キャッシュのないプロセッサでは、チャンネＪし・デ
ィレクトリとＬ１ディレクトリがリセットされる。ＥＯ
Ｉ＝１であるＬ１記憶待ち行列項目が、場合に応じて、
Ｌ２キャッシュまたはＬ３主記憶装置にフラッシュされ
る。記憶待ち行列と書込みパブフ１のすべてについて、
ＥＯＩ＝Ｏ（チェックポイントが障害の影響を受けたこ
とを表わす）である記憶待ち行列項目がパージされる。

再試行動作中、ハードワイヤ式制御装置が、回復に必要
な未完了チェックポイントの数を示すように設定される
。ＰＳＷは再試行動作の進行を記録する。未完了チェッ
クポイントすべてが再試行されエラーなしで完了し、カ
ウンタがゼロになると、独立のシステム支援プロセッサ
にチェックポイント再試行が首尾よく完了したことを合
図する、割込み信号が生成される。

第２のエラーが発生する場合、カウンタがゼロになって
ないことにより再試行動作中にそれが発生したと判定さ
れる。その場合、命令再試行が再起動されるだけである
。マイクロコード制御カウンタは、失敗した回復試行の
回数を記録し、こうした失敗した試行が事前に選択した
回数に達したとき、再試行動作を停止し、システム損傷
信号を生成する。

以上、本発明が実施されるデータ処理システムは考慮外
に置いて本発明について説明してきたが、本発明で使用
するデータ処理システムを第７図に示す。亀−プロセッ
サまたは単一プロセッサ・システムは、Ｌ３主記憶装置
５１０を含む。主記憶袋！１ｉｆ５１０Ｇｔ記憶制御装
ｗｔ（ＳＣＬ）５１２４；ｌ：接続されている。記憶制
御装置５１２は統合入出方サブシステム制御装置ｔ５１
４に接続され、制御装置５１４は統合アダプタと単一カ
ード・チャンネル５１６に接続されている。記憶制御装
置５１２は、命令とデータの記憶を行なうＬ１記憶キャ
ッシュ５１８にも接続されている。Ｌ１キャッシュ５１
８は命令袋ｒａ（ＩＨｔｌり、実行装置（Ｅ装置）及び
制御記憶装置５２０に接続されている。Ｌ１記憶キャッ
シュはベクトル・プロセッサ５２２にも接続されている
。ベクトル・プロセッサ５２２は、１９８３年９月９日
に出願され、本特許の出願人であるインターナシロナル
・ビジネス・マシーンズ・コーポレーシロンに譲渡され
た、米国特許出願第０８７５３０８４２号「高性能並列
ベクトル−プロセッサ（旧ｇｈ　Ｐｅｒｆｏｒｍａｎｃ
ｅ　ＰａｒａｌｌｅｌＶｅｃｔｏｒＰｒｏｃｅｓｓｏｒ
）　Ｊにより詳細に記載されている。特許出願第０Ｅ３
１５３０８４２号の開示を引用により本明細書に組み込
む。単一プロセッサ・システムは、他の処理システムと
のデータの交換を行なうマルチシステム・チャンネル通
信装置５２４をも含む。

Ｌ３主記憶装置５１０は、通常「知能」メモリ・カード
から構成される。「知能」と呼ばれるのは、エラー検査
／訂正、再生アドレス・レジスタ及びカウンタ、ならび
に予備ビット機能を含むからである。Ｌ３記憶装置との
インターフェースは通常、幅８ビットである。Ｌ３主記
憶装置の容量は８ないし６４メガバイトである。

Ｌ３主記憶装置５１０へのアクセスは、Ｌ３主記憶装置
５１０、統合サブシステム制御装置５工４及びＬ１記憶
キャッシュ５１８へのアクセスを制御　する３つのバス
・アービタをもつ、記憶制御装置５１２の制御下にある
。記憶制御装置５１２は、要求されたデータがあるかど
うかＬ１記憶キャッシュ５１８の探索を担当するディレ
クトリも含んでいた。データがＬ１記憶キャッシュ５１
８中に存在するが古いものである場合、Ｌｌ記憶制御装
置５１２は、ＬＬ記憶キャッシュ５１８中の古くなった
データを無効にして、入出力サブシステム制御装置５１
４にＬ３主記憶装置５１０のデータを更新させる。その
後、命令／実行装置５１２は、Ｌ３主記憶装置５１０か
ら更新データを獲得しなければならない。

記憶制御装置５１２は、入出力サブシステム制御装置５
１４からＬ３主記憶装置５１０に入力されるデーラダ、
及び命令／実行装置５２０からＬ３主記憶装置５１０に
入力されるデータを緩衝記憶する複数のバッファも含む
。命令／実行装置５２０に関連するバッファは、−時に
８バイトの項目を作成できる、２５６バイト行バッファ
であることが望ましい。これは、順次動作などいくつか
のタイプの命令に対処できることが望ましい。この行バ
ッファが一杯になると、Ｌ３主記憶装置へのデータのブ
ロック転送が行なわれて、所定のデータ・ブロックを転
送するのに必要な記憶動作の数が減り、システム動作の
速度が上がる。

Ｌ１記憶キャッシュは通常、複数の１８にバイト・キャ
ッシュを含む。Ｌ１記憶キャッシュ５１８から記憶制御
装置５１２へのインターフェースは幅８バイトなので、
記憶制御装置５１２からのインページ動作には８データ
転送サイクルが必要である。Ｌ１記憶キャッシュ５１８
はストアスルー型キャッシュである。命令／実行装置５
２０からのデータは、Ｌ３主記憶装置５１０に記憶され
、Ｌ１記憶キャッシュ５１８には記憶されない。ただし
、それに対応する現在では古くなったデータがすでにＬ
１記憶キャッシュ５１８に存在していた場合はその限り
ではない。この動作を援助するために、第１図ないし第
６図に関連して説明した記憶バッファがＬ１記憶キャッ
シュ６１８中にある。記憶バブ７１は最高８つの記憶動
作を緩衝記憶することができる。

ベクトル・プロセッサ５２２もＬ１記憶キャッシュ５１
８に接続されている。ベクトル・プロセッサ５２２は、
命令／実行装置５２０の記憶制御装置５１２へのデータ
・フロー経路を共用するが、記憶動作を実行するとき、
ベクトル・プロセッサは、命令／実行装置５２０がデー
タを取り出すために記憶制御装置５１２にアクセスする
のを妨げる。

統合入出力サブシステム５１４は、８バイトのバスを介
して記憶制御装置５１２に接続されている。サブシステ
ム５１４は、記憶制御装置５１２を統合入出力サブシス
テム５１４から到来するデータと同期させるのに使用さ
れる、３個の６４バイト・バッファを含む。これが必要
なのは、命令／実行装置５２０と入出力サブシステム５
１４が異なるクロックで動作するからである。

マルチシステム・チャンネル通信装置５２４は、４ポ一
ト式チャンネル間アダプタであり、通常システムの外部
にあるパッケージに含まれる。

Ｌ１記憶キャッシュの記憶バッファは、以前に第１図な
いし第６図に関して説明した方式で動作する。

第８図に示すシステムは、バス切替え装置（ＢＳＵ）５
２１３に接続された１対のし３主記憶装置５１０ａと５
１０ｂを含む。バス切替え装置５２６は、Ｌ２キ＋ッシ
ュ５２８ａを含む、Ｂ５Ｕ３２８は、統合入出力サブシ
ステム５１４　ａ　１共用チヤンネル・プロセッサ５２
８、及びそれぞれ命令装置／実行装置／制御記憶装置５
２０ａ１５２０ｂ、５２０ｃとＬＬ記憶キャッシュ５１
８ａｓ５１８ｂ１５１８ｃを備えた３台のプロセッサに
接続されている。

Ｂ５Ｕ３２８のキャッシュは、Ｌ２キャッシュ５２６ａ
と呼ばれる。Ｂ５Ｕ３２Ｂは、３台のプロセッサ５１８
ａ１５２０ａ１５１８ｂ１５２０ｂ１５１８ｃ１５２０
ｃのポートを２台のＬ３主記憶装置５１０ａと５１０ｂ
、２台の共用チャンネル・プロセッサ５２８、及び統合
入出力サブシステム５１４ａに接続する。Ｂ５Ｕ３２８
の回路は、その３台のプロセッサからのし３主記憶装置
５１０ａと５１０ｂに対する要求の優先順位を決定する
。それらの要求は、入出力サブシステム５１４、または
共用チャンネル・プロセッサのインターフェースを動作
させる回路及びＬ２キャッシュ５２６ａにアクセスする
回路からのものである。

Ｌ２キャッシュは「ストアイン型」キャッシュであり、
データを変更するためにＬ２キャッシュにアクセスする
動作が、Ｌ２キャッシュ中に存在するデータを変更しな
ければならないことを意味する。この規則に対する唯一
の例外として、その動作が入出力サブシステム５１４か
ら由来する場合、及びデータがＬ２キャッシュ５２８ａ
ではなくＬ３主記憶装置５１０ａ１５１０ｂにだけ存在
する場合、データは、Ｌ２キャッシュではなくＬ３主記
憶装置でだけ変更される。

Ｂ５Ｕ３２Ｅ３とＬ３主記憶装置６１０ａ１５１０ｂの
間のインターフェースは、第７図の単一８ビツト線の代
わりに、２本の１６バイト線を含む。

しかし、他のすべての点では、第７図の記憶装置５１０
は第８図の記憶装置５１０ａ１５１０ｂと同じである。

２つのメモリ装置５１０ａ１５１０ｂは並列にアクセス
される。

共用チャンネル・プロセッサ５２８は、２つの８バイト
・インターフェースを介してＢ５Ｕ３２６に接続されて
いる。共用チャンネル・プロセッサは、Ｂ５Ｕ３２８と
は独立な周波数で動作する。

Ｂ５Ｕ３２ｅ内のクロックは、第７図の記憶制御装置５
１２と統合入出力サブシステム５１４の間のクロック同
期と同様な方式で共用チャンネル・プロセッサ５２８の
クロックと同期される。

第７図を再び参照すると、命令は通常、Ｌ１命令キャッ
シュ５１８中に存在し、実行されるのを待っている。命
令／実行袋ｒ１１５２０は、Ｌｌキャッシュ５１８内に
あるディレクトリを探索して、命令が存在するかどうか
判定する。命令が存在しない場合、命令／実行装置５２
０は、記憶制御装置５１２に対する記憶要求を生成する
。その命令のアドレス、または命令を含むキヤ、シュ行
が、記憶制御装置５１２に送られる。記憶制御装置５１
２は、Ｌ３主記憶装置５１０に至るバスへのアクセスを
仲裁する。

命令／実行装置５２０からの要求は、Ｌ３主記憶装置中
のある行を命令／実行装置５２０に転送するため取り出
すことを指示するコマンドの形で、Ｌ３主記憶装置５１
０に渡される。Ｌ３主記憶装置１５１０は、要求をラッ
チして復号し、命令が記憶されるメモリ・カード内の位
置を選択し、その命令を８バイトの増分で記憶制御装置
５１２に渡す。その命令は次いで記憶制御装置５１２か
らＬ１命令キャッジ、５１８に転送され、命令／実行装
置５２０に最終的に転送される前に一時的に記憶される
。命令／実行装置５２０に到達した後、命令が復号され
る。その結果、Ｌ３主記憶装置５１０中に存在するオペ
ランドが実行を始めるのに必要であると指示されること
がある。この場合、命令／実行装置５２０はＬ１データ
・キャッシュ５１８でディレクトリを探索する。そのオ
ペランドがディレクトリで見つからない場合、命令／実
行装置５２０からＬ３主記憶装置６１０に対する記憶ア
クセスが出される。取り出されたオペランドは、記憶ア
クセスの結果としてＬ１データ・キャッシュに入力され
、命令／実行装置５２０で利用できるようになる。命令
がマイクロコードの使用を必要とする場合、命令／実行
装置５２０は、命令／実行装置カードに存在するマイク
ロコードを使用する。入出力（Ｉｌｏ）動作が実行され
る場合、命令／実行装置５２０は、適切な復号を行ない
、情報がＬ３主記憶装置５１０の補助部分に記憶されて
いると統合入出力サブシステム５１４に通知することに
よって実行を始める。次いで、入出力サブシステム５１
４と関連するプロセッサが、Ｌ３主記憶装置５１０にア
クセスして、情報を取り出し命令の実行を完了する。

第８図のシステムもほぼ同様に動作する。命令／実行装
置５２０ａ、５２０ｂまたは５２０ｃのうちの特定の１
つが命令を要求し、それ自体の専用し１記憶キヤツシユ
を探索する。命令がキャッシュ中に存在しない場合、命
令／実行装置は、Ｌ２キャッシュを探索するため、Ｂ５
Ｕ３２６に対するアクセスを要求する。Ｂ５Ｕ３２８は
、命令／実行装置５２０ａ１５２０ｂ及び５２０ｃのそ
れぞれ、共用チャンネル・プロセッサ５２８、及び統合
入出力サブシステム５１４から要求を受は取り、−時に
これらの装置の１つにアクセスを許可するアービタを含
む。命令／実行装置５２０　ａ１５２０ｂ、５２０ｃの
うちの特定の１つが、Ｌ２キャッシュ５２６ａを探索す
るためのＢ５Ｕ３２６に対するアクセスを許可されると
、選択された命令／実行装置は所望の命令を求めてＬ２
キャッシュ５２８ａのディレクトリを探索する。所望の
命令が見つかると、その命令が単に前記の選択された命
令／実行装置に戻される。所望の命令がそのディレクト
リになく、Ｌ２キャッシュ５２６ａ内にないと示された
場合、所望の命令を求める要求がＬ３主記憶装置５１０
ａまたは５１０ｂに送られる。所望の命令はＬ３主記憶
装置で見つかり、−時に１６バイトずつ、Ｂ５Ｕ３２Ｂ
に送られて、選択された命令／実行装置に渡され、同時
にＢ５Ｕ３２６のＬ２キャッシュ５２６ａに記憶される
。

Ｂ５Ｕ３２６内に存在する追加の機能は、マルチプロセ
ッサ・システム内での記憶の整合性をはかる規則に関す
るものである。たとえば、特定の命令／実行装置５２０
ｃ　（プロセッサ）がデータを変更するとき、そのデー
タは、システム中の他のすべての命令／実行装置に見え
るようにならなければならない。プロセッサ５２０ｃが
それ自体のＬ１キャッシュ５１８ｃに記憶されたデータ
を変更する場合、Ｂ５Ｕ３２ＢのＬ２キャッシュ・ディ
レクトリ５２６ａでその特定のデータの探索が行なわれ
る。そのデータが見つかった場合、それが変更されて、
キャッシュ５１８ｃ内の変更済みデータと整合性をもつ
ようになる。

Ｌ２キャッシュ５２６ａ内の変更済みデータは可用性が
あるため、変更データはシステム内の他のプロセッサ５
２０ａと５２０ｂにとって使用可能であり、それらのプ
ロセッサはそれぞれそのＬ１キャッシュ５１８ａと５１
８ｂ中に存在するデータを訂正することができる。他の
プロセッサ５２０ａと５２０ｂがそれ自体のデータを変
更する機会を与えられるまで、プロセッサ５２０Ｃは特
定のデータに再アクセスできない。

第９図を参照して、命令／実行装置５２０ａの詳細につ
いて説明する。この装置は、前述の説明のように「プロ
セッサＪ１　「命令処理装置」または「命令／実行装置
」など様々な名前で呼ばれることがある。以下の説明で
は、プロセッサという用語を使用する。

プロセッサ５２０ａは、約８４にバイトの高速固定制御
記憶装ｆｉＥ５２０ａ−１ａ、８にバイト、２にワード
の４方向連想式ページ可能領域５２０ａ　−１ｂ　１ペ
ージ可能制御記憶装置５２０ａ−１ｂ用のディレクトリ
５２０ａ−１ｃ１制御記憶アドレス・レジスタ（Ｃ８Ａ
Ｒ）５２０ａ−１ｄ１及び８要素分岐／連結機能（ＢＡ
Ｌ　　５ＴＫ）５２０ａ−１ｅをもつ制御記憶サブシス
テム５２０ａ−１を含む。マシン状態制御装置５２０ａ
−２は、プロセッサ用の大域制御装置５２０　ａ　−２
８１及び制御記憶起点アドレス・バスでＣ８ＡＲに接続
され、マイクロコード化命令の初期アドレスを生成する
のに使用される動作分岐テーブル５２０ａ−２ｂを含む
。

アドレス生成装置５２０ａ−３は、命令キャッジ、ＤＬ
ＡＴ／ディレクトリ５２０　ａ　　３８　％データ・キ
ャッシュＤＬＡＴ／デイレクト’Ｊ　５２０　ａ　−３
ｂ１及びアドレス・バスを介してＬ１キャッシュ５１８
ａに接続されたアドレス生成チップ５２０ａ−３ｃの３
つのチップを含む。命令ＤＬＡＴ／ディレクトリ５２０
ａ−３ａは、４本の命令「ヒツト」線を介して、Ｌ１キ
ャッシュ５１８ａの命令キャッシュ部分５１８ａ−１ａ
に接続されている。

命令「ヒツト」線は、要求された命令が、Ｌ１キャッシ
ュ５１８ａの命令キャッシュ部分５１８ａ−１ａで見つ
かることを示す。同様に、要求されたデータがデータ・
キャッシュ部分５１８ａ−２ｂ内にあることを示す４本
の「ヒツト」線が、データＤＬＡＴ／ディレクトリ６２
０ａ−３ｂをＬ１キャッシュ５１８ａのデータ・キャッ
シュ部分５１８ａ−２ｂに接続する。アドレス生成装置
５２０ａ−３は、部分５２０ａ−３ｄでアトＬ／Ｘを生
成するのに使用される１６個の汎用目的レジスタのコピ
ーを含む。部分５２０ａ−３ｅは、命令実行のためマイ
クロコードにアドレスするのに使用される３つの記憶ア
ドレス・レジスタを含む。

固定小数点命令装置５２０ａ−４は、データ・バス（Ｄ
バス）でデータ・キャッシュ５１８ａ−２に接続されて
いる。固定小数点命令ａｌｆ５２０ａ−４は、ローカル
記憶スタック５２０ａ−４ａを含み、ローカル記憶スタ
ックは、１８個の汎用レジスタとマイクロコードによっ
て作業用レジスタとして専用に使用される他のい（つか
のレジスタとを含む。条件レジスタ５２０ａ−４ｂは、
数個の算術演算及びシフト動作の結果、ならびにＩＢＭ
システム３７０型条件コードの結果を含む。

固定小数点命令装置５２０ａ−４は、４バイトの演算論
理袋ａ　（ＡＬＵ）５２０ａ−４ｃ、８バイトの回転組
合せ装置５２０ａ−４ｄ、及び様々のレジスタから分岐
動作の方向を決定するビットを選択することができる分
岐ビット選択ハードウェア５２０ａ−４ｅを含む。それ
らのビットは、汎用レジスタ、作業用レジスタ、及び条
件レジスタから選択される。

浮動小数点プロセッサ５２０ａ−５は、浮動小数点レジ
スタと４つのマイクロコード作業用レジスタ５２０ａ−
５ｅ１コマンド復号／制御機能５２０ａ−５ａ１浮動小
数点加算器５２０ａ−５ｂ。

固定小数点／浮動小数点乗算アレイ５２０ａ−５ｃ１及
び平方根／除算機能５２０ａ−５ｄを含む。

浮動小数点プロセッサ５２０ａ−５は、１９８７年９月
３０日出願の関連米国特許出願第０７７１０２９８５号
「浮動小数点単一命令単一ストリーム・データ・アーキ
テクチャ用の動的多重命令ストリーム、多重データ多重
パイプライン装置（Ｄｙｎａｍｉｃ　　Ｍｕｌｔｉｐｌ
ｅ　　Ｉｎ５ｔｒｕｃｔｉｏｎ　　ＳｔｒｅａｍｓＭｕ
ｌｔｉｐｌｅ　Ｄａｔａ　Ｍｕｌｔｉｐｌｅ　Ｐｉｐｅ
ｌｔｎｅ　Ａｐｐａｒａｔｕｓｆｏｒ　Ｆｌｏａｔｉｎ
ｇ　Ｐｏ１ｎｔ　Ｓｉｎｇｌｅ　　Ｉｎ５ｔｒｕｃｔｉ
ｏｎ　ＳｉｎｇｌｅＳｔｒｅａｍ　Ｄａｔａ　Ａｒｃｈ
ｉｔｅｃｔｕｒｅ）　Ｊにより詳細に記載されている。

この開示を引用により本明細書に組み込む。

ＡＬＵ５２０ａ−４ｃは、１９８７年８月２８日出願の
関連米国特許出願第０７１０８８５８０号「高性能並列
２進バイト加算器（Ａ旧ｇｈＰｅｒｆｏｒｍａｎｃｅ　
　Ｐａｒａｌｌｅｌ　　Ｂｉｎａｒｙ　　Ｂｙｔｅ　　
Ａｄｄｅｒ）　　Ｊ　　に記載される加算器を含む。こ
の開示を引用により本明細書に組み込む。

外部チップ５２０ａ−８は、タイマと入出力サブシステ
ム６１４ａその他の発生源からの割込みを処理するため
の割込み構造とを含む。プロセッサ間通信機能（ＩＰＣ
）５２０ａ−７は、通信バスを介して記憶サブシステム
に接続され、したがってプロセッサはメツセージを互い
に送ることができ、時刻クロックにアクセスできる。

第９図に示したシステムのＬ１キャッシュは、１８にバ
イト４方向キャッシュ５１８ａ−１ａその出力端にある
１６バイト命令バッファ５１８ａ−１ｂ１及び記憶装置
からの入力端にある８バイト・インページ・レジスタ５
１８ａ−１ｃを含む命令キャッシュ５１８ａ−１を含む
。インページ・レジスタ５１８ａ−１ｃの所で命令キャ
ッシュ５１８ａ−１に接続されている記憶バスは、幅８
バイトである。記憶バスの他端は、制御記憶サブシステ
ム５２０ａ−１に接続され、ページ可能制御記憶装置ミ
スで新しいデータを制御記憶装置に入れなければならな
い場合にデータをサブシステムに提供する。

データ・キャッジ５５１８ａ−２は、やはり記憶バスに
接続されたインページ・バッファ５１８ａ−２，１６に
４方向キヤツシユであるデータ・キャッシュ５１８ａ−
２ｂ、複数の入出力レジスタをもち、８バイトのデータ
・バス（Ｄパス）を介してプロセッサに接続され、８バ
イトのベクトル・バスを介してベクトル・プロセッサ５
２２ａに接続された、キャッシュ・データあふれ機能５
１８ａ−２ｃｔ及び８要素記憶バツフｙ（ＳＴＯＲＢＦ
Ｒ）５１８ａ−２ｄを含む。

システム動作は、命令キャッシュ５１８ａ−１ａ中にあ
る命令の実行で始まる。その命令は命令キャッシュ５１
８ａ−１ａから取り出され、命令バッファ５１８ａ−１
ｂに記憶される。システムの最終的動作速度は、命令バ
ッフｙ５１８ａ−１ｂ中の命令が実行の準備ができてい
るかどうかによって決まるので、命令バッファを常に一
杯にしておくためあらゆる試みが行なわれている。

命令は命令バッファ５１８ａ−１ｂから取り出されて、
アドレス生成チップ５２０ａ−３の命令レジスタ５２０
ａ−３ｆ、固定小数点実行装置５２０ａ−４の命令レジ
スタ５２０ａ−４ｆ、及びマシン状態制御装置５２０ａ
−２の命令レジスタ５２０ａ−２ｃに記憶され、その時
点で命令復号が始まる。

オペランドが必要な場合、オペランドは、アドレス生成
装置５２０ａ−３のＧＰＲＣ０ＰＹ装置５２０ａ−３ｄ
から取り出される。通常、ＧＰＲＣ０ＰＹは、ＲＸ命令
の基底レジスタ及び指標レジスタにオペランドが必要な
場合にアクセスされる。

次のサイクルでアドレス生成処理が始まる。基底レジス
タ及び指標レジスタの内容が、命令から誘導された変位
フィールドに追加され、その結果有効アドレスが生成さ
れ、データ・キャッシュ５１８ａ−２または命令キャッ
シュ５１８ａ−１あるいはその両方に送られる。オペラ
ンドをシークする場合、有効アドレスがデータＤＬＡＴ
／ディレクトリ・チップ５２０ａ−３ｂに送られる。

第３サイクルでキャッシュ及びディレクトリへのアクセ
スが始まる。ＤＬＡＴ５２０ａ−３ｂは、そのアドレス
が実行アドレスから絶対アドレスに変換可能であるかど
うかを判定する。変換が実行された後、変換済みアドレ
スがキャッシュ・ディレクトリ５２０ａ−３ｂの出力と
比較される。データが以前にキャッシュ５１８ａ−２ｂ
に取り出されていた場合は、ディレクトリ出力とＤＬＡ
Ｔ出力が比較され、それらが同じ場合、データＤＬＡＴ
／ディレクトリ５２０ａ−３ｂから４本の「ヒツト」線
のうちの１つが生成される。ヒツト線はデータ・キャッ
シュ５１８ａ−２ｂに接続されているので、生成された
ヒツト線は、検索したいデータが４つの連想クラスのど
れに含まれるかを示す。

次のサイクルで、データ・キャッシユ５１８ａ−２ｂの
出力がキャッシュ・データ５１８ａ−２ｃの取出し位置
合せシックにゲートされ、適当にシフトされ、Ｄバスを
介して固定小数点実行装置５２０ａ−４に転送され、そ
こでＡＬＵ５２０ａ−４Ｃにラッチされる。これが、Ｒ
Ｘ型命令のオペランド２のアクセスである。

このシフト処理と同時に、ローカル記憶装置５２０ａ−
４ａの汎用レジスタからオペランド１がアクセスされる
。その結果、２つのオペランドが、必要な場合、ＡＬＵ
５２０ａ−４ｃの入力にラッチされる。第５サイクルで
、ＡＬＵ５２０ａ−４０は、命令コードによって指令さ
れた通りに２つのオペランドを処理（加算、減算、乗算
、除算など）する。第５のサイクルの終わりに、ＡＬＵ
５２０ａ−４ｃの出力がラッチされ、条件レジスタ５２
０ａ−４ｂがラッチされてゼロまたはあふれ状態を示す
。第６サイクルで、ＡＬＵ５２０ａ−４ｃの出力が、ロ
ーカル記憶装置５２０ａ−４ａとアドレス生成装置５２
０ａ−３のＧＰＲＣ０ＰＹ５２０ａ−３ｄに書き戻され
て、ＧＰＲＣＯＰＹ５２０ａ−３ｄをローカル記憶装置
５２０ａ−４ａの内容と同期させる。この命令の復号サ
イクルが完了すると、次の命令の復号サイクルが始まり
、最高６つの命令でいつでも復号または実行処理を行な
うことができる。

ある種の命令は、実行を完了するためにマイクロコード
を使用しなければならない。したがって、復号サイクル
中に、命令からの命令コードをアドレスとして使って、
命令分岐テーブル５２０ａ−２ｂが探索される。すなわ
ち、命令分岐テーブルがアクセスされると、命令を実行
するのに必要なマイクロコード・ルーチンの開始アドレ
スを供給する。これらの命令及び他のある種の命令は、
完了までに数サイクルを要する。そうした場合、命令分
岐テーブルの探索中、命令の復号は中断される。マイク
ロコードの場合、■パスを使って、マイクロ命令が復号
ハードウェアに送られる。命令キャッシュ５１８ａ−１
ａが遮断され、制御記憶装置５２０ａ−１ａがオンにな
り、マイクロ命令が■バスを介して渡される。浮動小数
点命令の場合は、アドレス生成サイクル中に、実行すべ
き適切な動作を指示し識別するコマンドが浮動小数点装
置５２０ａ−５に送られる魚具外は、前記と同様に復号
が進行する。浮動小数点命令の実行が開始され、完了す
ると、その結果が、固定小数点実行装置５２０ａ−４に
戻される。この場合の「結果」は、条件コード、及びあ
ふれなどの割込み条件である。

第９図のシステムはパイプライン方式で動作する。パイ
プラインのレベル１は命令復号と呼ばれる。ＲＸ命令の
場合、１つのオペランドがメモリにあるが、ＧＰＲＣ０
ＰＹ５２０ａ−３ｄのために基底レジスタ及び指標レジ
スタの内容を獲得しなければならない。変位フィールド
が基底レジスタ及び指標レジスタに追加される。次のサ
イクルの始めに、基底フィールド、指標フィールド及び
変位フィールドの追加が完了して、有効アドレスをもた
らす。この有効アドレスがＤＬＡＴ／ディレクトリ・チ
ップ５２０ａ−３ａ１５２０ａ−３ｂに送られる。有効
アドレスの高位部分は変換しなければならないが、低位
部分は変換されず、キャッシュ５１８ａ−１ａ１５１８
ａ−２ｂに送られる。第３サイクルで、キャッシュは、
獲得したビットを用いてアクセス動作を始める。絶対ア
ドレスを獲得するため、仮想アドレスを用いてＤＬＡＴ
／ディレクトリが探索される。この絶対アドレスが、キ
ャッシュ・ディレクトリに保持されている絶対アドレス
と比較される。この比較が一致した場合、「ヒツト」行
が生成され、キャッシュ・チップ５１８ａ−１ａ１５１
８ａ−２ｂに送られる。その間に、キャッシュ・チップ
は４つの連想クラスすべてにアクセスして、出力をそれ
に応じてラッチする。第４サイクルで、４つの「スロッ
ト」または連想クラスの１つが選択され、データが位置
合せされ、データ・バスを介して固定または浮動小数点
プロセッサ５２０ａ−４１５２０ａ−５に送られる。こ
のようにして、第４サイクルの終わりに、１つのオペラ
ンドがＡＬＵ５２０ａ−４ｃ入力端にラッチされる。

その間、プロセッサでは、他の命令が実行されている。

別のオペランドを獲得するため、ＧＰＲＣＯＰＹ５２０
ａ−３ｄ及びローカル記憶装置５２０ａ−４ａがアクセ
スされる。この時点で、両方のオペランドがＡＬＵ５２
０ａ−４ｃの入力端でラッチされる。計算を行ない、条
件レジスタを設定し、最後にＣＰＲＣ０ＰＹ５２０ａ−
３ｄの汎用レジスタに結果を書き込むのに１サイクルか
かる。アドレス計算のためにこの結果が、必要となるこ
とがあり、その場合、その結果はＡＧＥＮ　　ＡＤＤＥ
Ｒ５２０ａ−３ｃに入力される。

ある種の命令の実行中には、キャッジ、５１８ａ−１ａ
１５１８ａ−２ｂへのアクセスが不要である。そうした
場合、命令復号が完了すると、その結果が実行装置に直
接波され、キャッシュに対するアクセスの追加の遅延は
ない。したがって、ある命令が復号され、アドレス生成
チップ５２０ａ−３に渡されるとすぐに、別の命令が復
号される。

Ｅ０発明の効果 本発明により、ストアイン型またはストアスルー型キャ
ッシュを利用する単一または複数プロセッサ・システム
と互換性のあるチェックポイント再試行機能が提供され
る。

【図面の簡単な説明】

第１図は、本発明の命令再試行によって改良されたデー
タ処理システムの２つの形の概略構成図である。 第２図は、命令再試行サブシステムの構成図である。 第３ａ図は、記憶バッファの構成を示す説明図である。 第３ｂ図は、記憶バッフ１の特定の位置の様々な形を示
す説明図である。 第４ａ図は、記憶バッファによって処理されているとき
の、プロセッサ取出し要求の動作シーケンスの流れ図で
ある。 第４ｂ図は、データ取出し要求の動作シーケンスのπれ
図である。 第４ｃ図は、命令取出し要求の動作シーケンスの流れ図
である。 第５図は、本発明による命令再試行システムの汎用レジ
スタのバッファ構成の概略ブロック図である。 第６図は、本発明による命令再試行システムのプログラ
ム状況ワード・スタックの概略ブロック図である。 第７図は、本発明の命令再試行に使用される単一プロセ
ッサ・コンピュータ・システムのシステム構成図である
。 第８図は、本発明の命令再試行に使用されるマルチプロ
セッサ（３台のプロセッサ、すなわち、３　連成）コン
ピュータ・システムのシステム構成図である。 第９図は、第８図に示したコンピュータ・システムの詳
細なシステム構成図である。 １・・・・命令処理装置、２・・・・命令事前処理装置
（ＩＰＰＵ）、３・・・・固定小数点実行処理装置（Ｅ
ＰＵ）、２０・・・・命令キャッシュ装置、３０・・・
・ＥＸＴ／ＦＲＵ、４０・・・・チャンネル・サブシス
テム、１００・・・・記憶サブシステム、１０１・・・
・Ｌ１キャッシュ、１０５・・・・Ｌ１記憶バッファ、
１５０・・・・Ｌ２記憶待ち行列、１６０・・・・書込
みバッファ、１７０・・・・Ｌ２キャッシュ、１８０・
・・・主記憶装置（Ｌ３）、１９０・・・・Ｌ３制御装
置、１９５・・・・書込みバッファ／Ｌ３記憶待ち行列
。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーシーン 代理人　　弁理士　　頓　　宮　　孝　　−（外１名） 第２１ｉ１１ Ｌ−−−−−Ｊ ＧＰＲ完了ポインタ 第６ａ図 第５ｂＩｉｌＩ！ 記Ｖ□（フファ拳スロフト データ−２つの１６ｍ数字はとれもデータ値である。

Claims (1)

1. 【特許請求の範囲】 命令処理装置と主記憶装置との間にストアイン型キャッ
   シュまたはストアスルー型キャッシュを有するデータ処
   理システムにおけるチェックポイント再試行の記憶シス
   テムであって、 被選択命令に応答するチェックポイント信号生成手段と
   、 プログラム状況ワードを記憶するプログラム状況ワード
   記憶手段と、 前記データ処理システム中の被選択レジスタのデータ内
   容を記憶する手段と、 前記命令処理装置と前記主記憶装置との間に設けられた
   バッファを含む記憶手段と、 現プログラム状況ワードを前記プログラム状況ワード記
   憶手段に記憶させ、前記被選択レジスタの内容を前記記
   憶する手段に記憶させ、そして前記命令に関係するデー
   タを前記バッファに記憶させるように、前記プログラム
   状況ワード記憶手段、前記記憶する手段及び前記バッフ
   ァを制御し、前記チェックポイント信号に応答する記憶
   制御手段と、 を備えた記憶システム。