JPH0584065B2 - - Google Patents
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- JPH0584065B2 JPH0584065B2 JP58131493A JP13149383A JPH0584065B2 JP H0584065 B2 JPH0584065 B2 JP H0584065B2 JP 58131493 A JP58131493 A JP 58131493A JP 13149383 A JP13149383 A JP 13149383A JP H0584065 B2 JPH0584065 B2 JP H0584065B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- transistor
- thin film
- amorphous silicon
- photoreceptor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/191—Photoconductor image sensors
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Facsimile Heads (AREA)
Description
【発明の詳細な説明】
本発明は固体イメージセンサの製造方法に関す
るものある。
るものある。
従来固体イメージセンサはラインセンサとエリ
アセンサに大別されており、ラインセンサはフア
クシミリ等の読み取り用に又、エリアセンサはビ
デオカメラ用に用いられている。
アセンサに大別されており、ラインセンサはフア
クシミリ等の読み取り用に又、エリアセンサはビ
デオカメラ用に用いられている。
近年の情報処理機器の発展に伴い安価で高性能
のデバイスや機器が求められてきつつある。特に
オフイス用からパーソナル、ホームへと普及する
につれてこの要求は高まりつつある。
のデバイスや機器が求められてきつつある。特に
オフイス用からパーソナル、ホームへと普及する
につれてこの要求は高まりつつある。
例えば、フアクシミリにしても20万円以下のホ
ーム用のものが市場投入されつつある。フアクシ
ミリにおいてはそのシステム内は読み出し部（リ
ードアウト）と記録（プリント）部及び通信系か
ら成るが、記録部はサーマルヘツド等の開発によ
り、又通信系はLSIの発展により、かなり低コス
トになる目途がたつてきたが、リード・アウト部
は複雑な光学系とセンサ自体がコストが高いの
で、全体としてコスト高になつてしまう。
ーム用のものが市場投入されつつある。フアクシ
ミリにおいてはそのシステム内は読み出し部（リ
ードアウト）と記録（プリント）部及び通信系か
ら成るが、記録部はサーマルヘツド等の開発によ
り、又通信系はLSIの発展により、かなり低コス
トになる目途がたつてきたが、リード・アウト部
は複雑な光学系とセンサ自体がコストが高いの
で、全体としてコスト高になつてしまう。
従つてこのリードアウト部を低コストでしかも
高性能に作り込む技術が必要である。この部分の
低コスト化が可能になると、更にフアクシミリ、
コピーマシン、プリンタとの有機的な結合により
インテリジエント機能を持たせた万能マシンとし
てより高度の機器が実現できる。
高性能に作り込む技術が必要である。この部分の
低コスト化が可能になると、更にフアクシミリ、
コピーマシン、プリンタとの有機的な結合により
インテリジエント機能を持たせた万能マシンとし
てより高度の機器が実現できる。
このリードアウト部の低コスト化、高性能化を
可能にするには光学系を簡単にできるようなイメ
ージセンサが必要である。このために近年読み取
り対象とイメージセンサを密着させる密着型のセ
ンサが提案されている。
可能にするには光学系を簡単にできるようなイメ
ージセンサが必要である。このために近年読み取
り対象とイメージセンサを密着させる密着型のセ
ンサが提案されている。
しかし実際には特性が不十分であつたり、信頼
性が劣つていたり、又外部処理が複雑すぎてコス
ト的に成立しない等の欠点があつた。
性が劣つていたり、又外部処理が複雑すぎてコス
ト的に成立しない等の欠点があつた。
従つて本発明の目的は、高性能かつ十分に信頼
性があり、更には低コスト化可能にする固体イメ
ージセンサを提供することにある。さらに、本発
明の目的は、感光体を形成する工程において同時
に、その感光体に付随する薄膜トランジスタの特
性を向上させるイメージセンサの製造方法を提供
することにある。
性があり、更には低コスト化可能にする固体イメ
ージセンサを提供することにある。さらに、本発
明の目的は、感光体を形成する工程において同時
に、その感光体に付随する薄膜トランジスタの特
性を向上させるイメージセンサの製造方法を提供
することにある。
かかる本発明は、薄膜感光体と、該薄膜感光体
に電気的に接続され当該薄膜感光体を選択する薄
膜トランジスタとを少なくとも表面の絶縁された
基板上に形成してなるイメージセンサの製造方法
に於いて、 前記薄膜トランジスタのチヤネル部となる多結
晶シリコン膜を前記基板上に形成する工程と、 当該工程の後、前記薄膜感光体となるアモルフ
アスシリコン膜を前記基板上に、H2含有雰囲気
のプラズマCVD法により形成する工程とを有す
ることを特徴とする。
に電気的に接続され当該薄膜感光体を選択する薄
膜トランジスタとを少なくとも表面の絶縁された
基板上に形成してなるイメージセンサの製造方法
に於いて、 前記薄膜トランジスタのチヤネル部となる多結
晶シリコン膜を前記基板上に形成する工程と、 当該工程の後、前記薄膜感光体となるアモルフ
アスシリコン膜を前記基板上に、H2含有雰囲気
のプラズマCVD法により形成する工程とを有す
ることを特徴とする。
第１図は本発明に用いるラインセンサのブロツ
ク図である。
ク図である。
エレメント８がライン状にＮビツト配置されて
おり１つのエレメントはスキヤン回路１、スイツ
チング回路２、感光セル部３からなる。
おり１つのエレメントはスキヤン回路１、スイツ
チング回路２、感光セル部３からなる。
スキヤン回路１は基本的にはシフトレジスタで
あり、スイツチング回路２のスイツチングトラン
ジスタ４のゲート５に入力され、トランジスタ４
をON−OFFのコントロールをする。
あり、スイツチング回路２のスイツチングトラン
ジスタ４のゲート５に入力され、トランジスタ４
をON−OFFのコントロールをする。
基本動作は感光セル部３内に蓄えられた電荷
の、照射される光量に応じた放電量をスイツチン
グトランジスタ４がONすることにより出力ライ
ンVoに読み出される。
の、照射される光量に応じた放電量をスイツチン
グトランジスタ４がONすることにより出力ライ
ンVoに読み出される。
Ｎビツトのセルが順次スキヤン回路により読み
出され、各セルのシリアル・データとして出力ラ
インVoに現われる。この結果各セルに照射され
た光量に比例して電気量に変換されることにな
る。
出され、各セルのシリアル・データとして出力ラ
インVoに現われる。この結果各セルに照射され
た光量に比例して電気量に変換されることにな
る。
第２図は第１図の具体的回路を示す図であり、
１はシフトレジスタ、２はスイツチング回路であ
るトランジスタ、３は感光セルである。
１はシフトレジスタ、２はスイツチング回路であ
るトランジスタ、３は感光セルである。
１０はクロツクラインであり、１１はデータ入
力ライン、１２はフリツプ・フロツプ、１３は薄
膜トランジスタ、１４は光電変換素子、１５は容
量である。
力ライン、１２はフリツプ・フロツプ、１３は薄
膜トランジスタ、１４は光電変換素子、１５は容
量である。
このとき、本発明の実施例の特徴はトランジス
タを含めて全ての素子が薄膜で形成されることに
ある。
タを含めて全ての素子が薄膜で形成されることに
ある。
第３図はこの回路の各部の動作波形を示してお
り、シフトトランジスタ列の各出力Q1〜Qoが順
次出力されると、スイツチングトランジスタが順
次選択されることに応じて、充電電流が出力ライ
ンに出てくる。このピーク値が各セルの光量に対
応するので、ローパスフイルタやピークホールド
回路を通すことにより、光量に比例した信号レベ
ルが得られる。
り、シフトトランジスタ列の各出力Q1〜Qoが順
次出力されると、スイツチングトランジスタが順
次選択されることに応じて、充電電流が出力ライ
ンに出てくる。このピーク値が各セルの光量に対
応するので、ローパスフイルタやピークホールド
回路を通すことにより、光量に比例した信号レベ
ルが得られる。
本発明に用いるスイツチング、トランジスタや
シフトレジスタ等の回路は、多結晶シリコンによ
る薄膜トランジスタ（ポリシリコン−TFT）を
用い、感光体膜はアモルフアスシリコンを用い
る。この方式の利点は (1) スイツチングトランジスタや周辺駆動回路
は、当然光が入射されることになるが、光が入
射されると、トランジスタのOFF状態で光電
流が生じ、リーク電流を発生し、トランジスタ
が完全なOFFにならなくなり、この結果動作
が停止したり、誤動作したりする。ところがポ
リシリコン−TFTは光の吸収はごく少なく、
光入射しても誤動作を起こさない。
シフトレジスタ等の回路は、多結晶シリコンによ
る薄膜トランジスタ（ポリシリコン−TFT）を
用い、感光体膜はアモルフアスシリコンを用い
る。この方式の利点は (1) スイツチングトランジスタや周辺駆動回路
は、当然光が入射されることになるが、光が入
射されると、トランジスタのOFF状態で光電
流が生じ、リーク電流を発生し、トランジスタ
が完全なOFFにならなくなり、この結果動作
が停止したり、誤動作したりする。ところがポ
リシリコン−TFTは光の吸収はごく少なく、
光入射しても誤動作を起こさない。
(2) 一方光導電膜は、光吸収が大きい方がよく、
アモルフアスシリコン膜は最適である。
アモルフアスシリコン膜は最適である。
(3) アモルフアスシリコンのデポジシヨン法を
H2雰囲気でプラズマCVD法で行なうと、この
時、Ｈ原子がポリシリコン−TFTの界面の準
位を打ち消し、ポリシリコン−TFTのトラン
ジスタ特性が飛躍的に改善される。つまり、周
知の如く、アモルフアスシリコンはSiH4ガス
雰囲気でプラズマCVD法を行なうことにより、
水素含有のアモルフアスシリコンが形成される
が、かかる状態ではポリシリコン−TFTのH2
処理はできない。従つて、さらにH2雰囲気を
加えることにより、アモルフアスシリコンのデ
ポジシヨンをしながら、TFTのH2処理ができ
る。TFTのチヤネルのポリシリコンは多数の
不対結合手（ダングリングボンド）を含有して
いるが、H2処理によりこのダングリングボン
ドをＨ原子で埋めることにより、移動度を改善
できる。従つてポリシリコン−TFT上にアモ
ルフアスシリコン膜をデポジツトするだけで、
自動的にポリシリコンTFTの性能が向上する。
H2雰囲気でプラズマCVD法で行なうと、この
時、Ｈ原子がポリシリコン−TFTの界面の準
位を打ち消し、ポリシリコン−TFTのトラン
ジスタ特性が飛躍的に改善される。つまり、周
知の如く、アモルフアスシリコンはSiH4ガス
雰囲気でプラズマCVD法を行なうことにより、
水素含有のアモルフアスシリコンが形成される
が、かかる状態ではポリシリコン−TFTのH2
処理はできない。従つて、さらにH2雰囲気を
加えることにより、アモルフアスシリコンのデ
ポジシヨンをしながら、TFTのH2処理ができ
る。TFTのチヤネルのポリシリコンは多数の
不対結合手（ダングリングボンド）を含有して
いるが、H2処理によりこのダングリングボン
ドをＨ原子で埋めることにより、移動度を改善
できる。従つてポリシリコン−TFT上にアモ
ルフアスシリコン膜をデポジツトするだけで、
自動的にポリシリコンTFTの性能が向上する。
(4) アモルフアスシリコンの形成時をH2雰囲気
で行なうので、アモルフアスシリコンに存在す
るダンウングボンドにＨ元素がより多く導入さ
れ、光電流が流れ易なり、光感度が向上する。
で行なうので、アモルフアスシリコンに存在す
るダンウングボンドにＨ元素がより多く導入さ
れ、光電流が流れ易なり、光感度が向上する。
第４図は、本発明による、薄膜トランジスタを
ポリシリコン、光導電膜をアモルフアスシリコン
で形成する具体的実現例であり、イはロのAB断
面を示す。
ポリシリコン、光導電膜をアモルフアスシリコン
で形成する具体的実現例であり、イはロのAB断
面を示す。
ガラスやセラミツクス等の材料からなる基板３
１上に多結晶シリコン薄膜をデポジツトしてパタ
ーニングすることによりソース３４、チヤネル３
３、ドレイン３２領域を形成する。
１上に多結晶シリコン薄膜をデポジツトしてパタ
ーニングすることによりソース３４、チヤネル３
３、ドレイン３２領域を形成する。
その後熱酸化又はCVD法によりゲート絶縁用
のゲート膜３５を形成し、更に例えば多結晶シリ
コン等のゲート電極材料をデポジツトしてパター
ニングしてゲート３６を形成する。そしてイオン
打込法により、ソース、ドレイン電極３２，３３
としてＰ型又はＮ型域を作る。
のゲート膜３５を形成し、更に例えば多結晶シリ
コン等のゲート電極材料をデポジツトしてパター
ニングしてゲート３６を形成する。そしてイオン
打込法により、ソース、ドレイン電極３２，３３
としてＰ型又はＮ型域を作る。
その後層間絶縁膜、例えばシリコン酸化膜４１
をCVD法で形成しコンタクトホール３７，４３
を開孔し出力ラインとなるAl配線層と感光層の
下電極のAl層３９を形成する。そして全体にア
モルフアスシリコン等の感光層４０をH2雰囲気
でプラズマCVD法でデポジツトしてその上に感
光体の上電極となるITO等の透明電極層４２を形
成する。
をCVD法で形成しコンタクトホール３７，４３
を開孔し出力ラインとなるAl配線層と感光層の
下電極のAl層３９を形成する。そして全体にア
モルフアスシリコン等の感光層４０をH2雰囲気
でプラズマCVD法でデポジツトしてその上に感
光体の上電極となるITO等の透明電極層４２を形
成する。
この後必要に応じて、電極３９上のみアモルフ
アスシリコン膜とITO膜を残してエツチング・オ
フする。感光体層４０は光が照射しない状態では
暗電流はInA以下であり、光に対しては数nA／
lxに設定しておく。この方式は感光体とキヤパシ
タが両方兼ねて形成されるのが利点である。感光
体層４０としてアモルフアスシリコンを用いると
暗電流が非常に小さく、又光電流が多いのが特徴
でこの光読み取り用に向いている。
アスシリコン膜とITO膜を残してエツチング・オ
フする。感光体層４０は光が照射しない状態では
暗電流はInA以下であり、光に対しては数nA／
lxに設定しておく。この方式は感光体とキヤパシ
タが両方兼ねて形成されるのが利点である。感光
体層４０としてアモルフアスシリコンを用いると
暗電流が非常に小さく、又光電流が多いのが特徴
でこの光読み取り用に向いている。
第１１図はこのアモルフアスシリコン膜の感光
特性の代表例であり、照度11x（１ルツクス）以
下まで用いることができることが特徴である。
特性の代表例であり、照度11x（１ルツクス）以
下まで用いることができることが特徴である。
第４図のように感光体層を、たて型（膜垂直）
導電タイプの特長は感光体層、及び上部電極のエ
ツチング・オフが不要で、単に膜をデポジツトす
ればよいという簡単さにある。
導電タイプの特長は感光体層、及び上部電極のエ
ツチング・オフが不要で、単に膜をデポジツトす
ればよいという簡単さにある。
第５図は本発明の他の方式例である。
これは感光体層を横型（膜水平）導電タイプを
用いるものである。イはロのCD断面であり、形
成プロセスに従つて説明する。
用いるものである。イはロのCD断面であり、形
成プロセスに従つて説明する。
基板５１上にトランジスタとキヤパシタを形成
するシリコン薄膜をCVD法で形成しパターニン
グの後にゲート酸化膜５５を形成する。その後電
荷積用キヤパシタの下部電極部５４にはＮ又はＰ
型層をイオン打込みにより形成しておく。
するシリコン薄膜をCVD法で形成しパターニン
グの後にゲート酸化膜５５を形成する。その後電
荷積用キヤパシタの下部電極部５４にはＮ又はＰ
型層をイオン打込みにより形成しておく。
その後結晶シリコン等のゲート電極５６とキヤ
パシタの上部電極５７を形成してから、更にもう
１回イオン打込みを実施するとＮ又はＰ型のソー
ス域５２、負性領域のチヤネル部５３、ドレイン
域６１とゲート電極５６よりなるスイツチングト
ランジスタ部と下部電極５４、上部電極６２と絶
縁膜５５からなるキヤパシタが形成される。
パシタの上部電極５７を形成してから、更にもう
１回イオン打込みを実施するとＮ又はＰ型のソー
ス域５２、負性領域のチヤネル部５３、ドレイン
域６１とゲート電極５６よりなるスイツチングト
ランジスタ部と下部電極５４、上部電極６２と絶
縁膜５５からなるキヤパシタが形成される。
その後層間絶縁膜５８をデポジツトしてからコ
ンタクトホール６０，６１，６２を開孔し、出力
ラインとなるAl配線６３と感光体層５９を形成
する。感光体層はCdSやアモルフアスシリコン等
の光に対して敏感な半導体材料であり、キヤパシ
タと並列に配置されている。
ンタクトホール６０，６１，６２を開孔し、出力
ラインとなるAl配線６３と感光体層５９を形成
する。感光体層はCdSやアモルフアスシリコン等
の光に対して敏感な半導体材料であり、キヤパシ
タと並列に配置されている。
この結果光が照射されていない時は感光体層５
９は非に高抵抗であり、キヤパシタに蓄積された
電荷を放電することはないが、光が照射されると
キヤパシタの電荷を放電するので、スイツチング
トランジスタがONした時充電電流を生じること
になり、この結果光量が電気量に変換される。
９は非に高抵抗であり、キヤパシタに蓄積された
電荷を放電することはないが、光が照射されると
キヤパシタの電荷を放電するので、スイツチング
トランジスタがONした時充電電流を生じること
になり、この結果光量が電気量に変換される。
この第５図に示す方法の特徴は、感光体膜を横
型導電性として用いることにより、上下の電極が
不要となることと、膜のピンホールが多くても使
用可能なことにある。
型導電性として用いることにより、上下の電極が
不要となることと、膜のピンホールが多くても使
用可能なことにある。
第６図と第７図は本発明の他の実施例であり、
第４図の構造に対し光導電膜を薄い絶縁膜上に形
成している。
第４図の構造に対し光導電膜を薄い絶縁膜上に形
成している。
即ち第４図の構造において光導電膜となるアモ
ルフアスシリコン膜４０をAl電極３９上に形成
する際、Alがアモルフアスシリコン膜中に拡散
して膜が破壊されるのを防ぐと共に、Al電極側
からアモルフアスシリコン膜への空乏層の広がり
を押えて耐圧を向上させるため、Al電極上に
SiO2やSi3N4等の絶縁膜でカバーしてからアモル
フアスシリコン膜を形成するものである。
ルフアスシリコン膜４０をAl電極３９上に形成
する際、Alがアモルフアスシリコン膜中に拡散
して膜が破壊されるのを防ぐと共に、Al電極側
からアモルフアスシリコン膜への空乏層の広がり
を押えて耐圧を向上させるため、Al電極上に
SiO2やSi3N4等の絶縁膜でカバーしてからアモル
フアスシリコン膜を形成するものである。
この結果等価的には第６図のようにこの絶縁膜
は容量６６として、トランジスタ６５と光導電膜
の等価抵抵６８及び容量６７の間に入るが、動作
上は差し支えなく、むしろAC結合になるので信
号は扱いやすくなる。
は容量６６として、トランジスタ６５と光導電膜
の等価抵抵６８及び容量６７の間に入るが、動作
上は差し支えなく、むしろAC結合になるので信
号は扱いやすくなる。
第７図はこの構造例であり、基板７０上のトラ
ンジスタのソース、ドレイン層７１，７３とチヤ
ネル７２、及びゲート絶縁膜７４、ゲート電極７
５を、ポリシリコンTFTとして形成する。その
後層間のSiO2膜８３を形成後、ソース、ドレイ
ン部のコンタクトホール７６，７７を開孔する。
この後Al，AlSiや、又ヒルロツクのない滑らか
な膜としてはAl−Si−Cuを形成し、エツチング
後バスラインVoへの引き出し配線７８と電極７
９を形成する。
ンジスタのソース、ドレイン層７１，７３とチヤ
ネル７２、及びゲート絶縁膜７４、ゲート電極７
５を、ポリシリコンTFTとして形成する。その
後層間のSiO2膜８３を形成後、ソース、ドレイ
ン部のコンタクトホール７６，７７を開孔する。
この後Al，AlSiや、又ヒルロツクのない滑らか
な膜としてはAl−Si−Cuを形成し、エツチング
後バスラインVoへの引き出し配線７８と電極７
９を形成する。
この後絶縁膜８０、例えば常圧CVD法による
SiO2膜を約1000〜3000Åデポジツトして、この
後アモルフアスシリコン膜８１と透明導電膜、例
えばITO膜８２を形成する。
SiO2膜を約1000〜3000Åデポジツトして、この
後アモルフアスシリコン膜８１と透明導電膜、例
えばITO膜８２を形成する。
又必要に応じて図の如く、光導電部のみITO膜
８２を残してエツチング・オフし、更にこの残つ
たITO膜をマスクに、アモルフアスシリコンのエ
ツチングを行う。
８２を残してエツチング・オフし、更にこの残つ
たITO膜をマスクに、アモルフアスシリコンのエ
ツチングを行う。
又絶縁膜８０として、プラズマCVD法により
Si3N4やSiN，SiO2を形成して、ガスを切り換え
て連続してアモルフアスシリコン膜８１をデポジ
ツトすると工程が簡便になる。
Si3N4やSiN，SiO2を形成して、ガスを切り換え
て連続してアモルフアスシリコン膜８１をデポジ
ツトすると工程が簡便になる。
本発明に用いるスキヤン回路はある程度の速い
スピードが要求される。例えばエレメント数が
1000で、読み出しサイクルが1msecとすると、ス
キヤン・スピードは1MHzである。このためスキ
ヤン回路は高速で動作可能のシフトレジスタと、
それを構成するトランジスタが要求される。この
ため移動度を大きくできるポリシリコンTFTで
スキヤン回路を形成することがよい。
スピードが要求される。例えばエレメント数が
1000で、読み出しサイクルが1msecとすると、ス
キヤン・スピードは1MHzである。このためスキ
ヤン回路は高速で動作可能のシフトレジスタと、
それを構成するトランジスタが要求される。この
ため移動度を大きくできるポリシリコンTFTで
スキヤン回路を形成することがよい。
第１２図はポリシリコンTFTを用いたＮ−
MOS（Ｐチヤネルでもよい）によるスキヤン回路
の一例である。
MOS（Ｐチヤネルでもよい）によるスキヤン回路
の一例である。
セル１１６内にはトランスフアートランジスタ
１１１、書き込みトランジスタ１１３、ブートス
トラツプ容量となるトランジスタ１１２、及びプ
ルダウントランジスタ１１５、電荷消去用トラン
ジスタ１１４からなり、スタートパルスSPとク
ロツクφ1，φ2により、第１３図のように動作す
る。
１１１、書き込みトランジスタ１１３、ブートス
トラツプ容量となるトランジスタ１１２、及びプ
ルダウントランジスタ１１５、電荷消去用トラン
ジスタ１１４からなり、スタートパルスSPとク
ロツクφ1，φ2により、第１３図のように動作す
る。
Ｔ出力又はＳ出力を感光セルのスイツチングト
ランジスタのゲート入力とする。この方式はブー
トストラツプ回路をTFTにより構成できるので、
バルク上のMOSトランジスタに比し、基板が絶
縁物であるので、ブートストラツプ容量の可変比
が大きくとれ、この結果ステツアツプされる電圧
が大きく、Ｓ出力の立ち上がりスピードが改良さ
れる。
ランジスタのゲート入力とする。この方式はブー
トストラツプ回路をTFTにより構成できるので、
バルク上のMOSトランジスタに比し、基板が絶
縁物であるので、ブートストラツプ容量の可変比
が大きくとれ、この結果ステツアツプされる電圧
が大きく、Ｓ出力の立ち上がりスピードが改良さ
れる。
又トランジスタ１１３にはバルクMOSのよう
にバツクチヤネル効果がないので、電圧上昇に伴
うシキイ値電圧の上昇がなく、Ｓ出力の出力を早
く立ち上げられるという利点がある。
にバツクチヤネル効果がないので、電圧上昇に伴
うシキイ値電圧の上昇がなく、Ｓ出力の出力を早
く立ち上げられるという利点がある。
ここに用いるTFTは第９図に示すＰチヤネル
かＮチヤネル、いずれかのトランジスタを用いて
実現できる。
かＮチヤネル、いずれかのトランジスタを用いて
実現できる。
第８図はＣ−MOS構成のスキヤン回路の１例
であり、１エレメント分を示している。
であり、１エレメント分を示している。
Ｐチヤネル薄膜トランジスタ（Ｐ−TFT）９
０〜９３とＮチヤネル薄膜トランジスタ（Ｎ−
TFT）９４〜９７により形成される。
０〜９３とＮチヤネル薄膜トランジスタ（Ｎ−
TFT）９４〜９７により形成される。
第９図はこのCMOS−TFTの構造例であり、
基板１００上に第１層目のシリコン薄膜１０１を
形成後、ゲート酸化膜１０２を形成、この後ゲー
ト電極１０３を形成する。
基板１００上に第１層目のシリコン薄膜１０１を
形成後、ゲート酸化膜１０２を形成、この後ゲー
ト電極１０３を形成する。
この後Ｐチヤネルトランジスタ１０４にはボロ
ンイオンを、Ｎチヤネルトランジスタ１０５には
リン又はヒ素イオンを打込むと各々のトランジス
タができる。
ンイオンを、Ｎチヤネルトランジスタ１０５には
リン又はヒ素イオンを打込むと各々のトランジス
タができる。
このようにTFTの場合、従来の単結晶ウエハ
によるイメージセンサに比し、単にイオン打込み
工程を１回のみ追加するとモノチヤネルデバイス
（Ｎ−NOS又はＰ−MOS）からCMOSができる
ことが大きな特徴である。これは１つにはチヤネ
ル領域がＰ型でもＮ型でも不純物を含まない真性
領域を共通に用いていることによる。
によるイメージセンサに比し、単にイオン打込み
工程を１回のみ追加するとモノチヤネルデバイス
（Ｎ−NOS又はＰ−MOS）からCMOSができる
ことが大きな特徴である。これは１つにはチヤネ
ル領域がＰ型でもＮ型でも不純物を含まない真性
領域を共通に用いていることによる。
本発明に用いるトランジスタ（TFT）はスキ
ヤン回路においても、スイツチングトランジスタ
においてもスピードが要求され、即ちトランジス
タの特性を改良する必要がある。
ヤン回路においても、スイツチングトランジスタ
においてもスピードが要求され、即ちトランジス
タの特性を改良する必要がある。
本発明に用いるトランジスタ部の形成プロセス
の１例として熱酸化膜をゲート絶縁膜として用い
ると良好なトランジスタ特性が得られる。
の１例として熱酸化膜をゲート絶縁膜として用い
ると良好なトランジスタ特性が得られる。
第１層目のチヤネル部とソース、ドレインを構
成する不純物を含まないシリコン薄膜を減圧
CVD法により570℃のデポジシヨン温度にて約
2000〜5000Å形成し、パターニングの後、1100℃
〜1150℃にてO2雰囲気で熱酸化して、約1500Å
の良好なゲート絶縁膜を形成すると同時に第１層
目のシリコン薄膜のグレインを成長させて良好な
多結晶とさせる。
成する不純物を含まないシリコン薄膜を減圧
CVD法により570℃のデポジシヨン温度にて約
2000〜5000Å形成し、パターニングの後、1100℃
〜1150℃にてO2雰囲気で熱酸化して、約1500Å
の良好なゲート絶縁膜を形成すると同時に第１層
目のシリコン薄膜のグレインを成長させて良好な
多結晶とさせる。
この後N+ドープされた多結晶シリコンのゲー
ト電極を形成し、その後ゲート電極をマスクにし
てＰイオンを１×1015／cm2のドープ量で打込むと
チヤネルのみ真性領域として残る。
ト電極を形成し、その後ゲート電極をマスクにし
てＰイオンを１×1015／cm2のドープ量で打込むと
チヤネルのみ真性領域として残る。
この後、H2プラズマ処理を実施すると特性が
より改良される。第４図、第５図、第７図の方式
において感光体膜としてアモルフアスシリコンを
用いる際、水素ベースのプラズマCVDで行なう
と、同時にTFTもH2プラズマ処理が自動的に施
こされる。
より改良される。第４図、第５図、第７図の方式
において感光体膜としてアモルフアスシリコンを
用いる際、水素ベースのプラズマCVDで行なう
と、同時にTFTもH2プラズマ処理が自動的に施
こされる。
又第７図の方式でも別個に行なうことは可能で
ある。第１０図はこのような工程を経て得られた
Ｎ−TFTの特性例であり、チヤネル・キヤリア
移動度は約80cm2／Ｖ・secであり、単結晶シリコ
ンの約1/5という良好な特性である。
ある。第１０図はこのような工程を経て得られた
Ｎ−TFTの特性例であり、チヤネル・キヤリア
移動度は約80cm2／Ｖ・secであり、単結晶シリコ
ンの約1/5という良好な特性である。
又1000lxのもとでも、光リークはほとんど増加
せず、光照射のもとでも安定動作が可能である。
このトランジスタを用いて構成したスキヤン回路
は約２〜5MHzで動作し、十分な高速性が得られ
る。又スイツチングトランジスタのスイツチング
スピードは100nsec以下である。
せず、光照射のもとでも安定動作が可能である。
このトランジスタを用いて構成したスキヤン回路
は約２〜5MHzで動作し、十分な高速性が得られ
る。又スイツチングトランジスタのスイツチング
スピードは100nsec以下である。
本発明の実施例に従えば、次の利点がある。
(1) 絶縁物基板上に簡単なプロセスにより構成さ
れるので、単結晶シリコンのようにサイズ的な
制限がなく、10cm〜30cmの密着型センサが可能
になり、低コスト化が実現する。
れるので、単結晶シリコンのようにサイズ的な
制限がなく、10cm〜30cmの密着型センサが可能
になり、低コスト化が実現する。
(2) スキヤン回路とスイツチング回路を内蔵する
ことにより外部との配線はたかだか10本位で済
み、実装コストが大幅に低減される。又出部ラ
インは絶縁物上に配置されるので浮遊容量が非
常に小さく、出力信号の振幅が使用電源電圧ま
でとれ、Ｓ／Ｎが大幅に改善されると共に後続
に複雑なアンプがなくても十分なシグナルレベ
ルが保証され、印画される像がきれいになる。
ことにより外部との配線はたかだか10本位で済
み、実装コストが大幅に低減される。又出部ラ
インは絶縁物上に配置されるので浮遊容量が非
常に小さく、出力信号の振幅が使用電源電圧ま
でとれ、Ｓ／Ｎが大幅に改善されると共に後続
に複雑なアンプがなくても十分なシグナルレベ
ルが保証され、印画される像がきれいになる。
(3) トランジスタとして多結晶シリコンTFTの
採用により、スイツチングのスピードが向上
し、又信頼性、安定性が大幅に改善される。又
CMOS化が容易であるのでスキヤン回路に応
用すると動作スピードや消費電力が良好な値が
得られる。又プロセスが簡単であり、低コスト
化が容易である。
採用により、スイツチングのスピードが向上
し、又信頼性、安定性が大幅に改善される。又
CMOS化が容易であるのでスキヤン回路に応
用すると動作スピードや消費電力が良好な値が
得られる。又プロセスが簡単であり、低コスト
化が容易である。
(4) 感光体層が薄膜化されるので、単結晶シリコ
ンのようにライフタイムの分布による感光バラ
ツキが押えられ、センサのライン方向の感度分
布が大幅に低減する。
ンのようにライフタイムの分布による感光バラ
ツキが押えられ、センサのライン方向の感度分
布が大幅に低減する。
以上の如く、本発明によれば、前記薄膜トラン
ジスタのチヤネル部となる多結晶シリコン膜を前
記基板上に形成する工程と、当該工程の後、前記
薄膜感光体となるアモルフアスシリコン膜を前記
基板上に、H2含有雰囲気のプラズマCVD法によ
り形成す工程とを有したので、アモルフアスシリ
コン膜の形成とともに、前もつて形成されていた
薄膜トランジスタのチヤネル部の多結晶シリコン
膜がH2処理され、さらにアモルフアスシリコン
の水素化が進み、工程を増やすことなく同時にア
モルフアスシリコン膜の形成及び特性向上と薄膜
トランジスタの特性向上ができる。
ジスタのチヤネル部となる多結晶シリコン膜を前
記基板上に形成する工程と、当該工程の後、前記
薄膜感光体となるアモルフアスシリコン膜を前記
基板上に、H2含有雰囲気のプラズマCVD法によ
り形成す工程とを有したので、アモルフアスシリ
コン膜の形成とともに、前もつて形成されていた
薄膜トランジスタのチヤネル部の多結晶シリコン
膜がH2処理され、さらにアモルフアスシリコン
の水素化が進み、工程を増やすことなく同時にア
モルフアスシリコン膜の形成及び特性向上と薄膜
トランジスタの特性向上ができる。
本発明はこのように、高性能かつ高信頼度で低
コストの固体イメージセンサを実現できるもの
で、その効果は多大なものである。
コストの固体イメージセンサを実現できるもの
で、その効果は多大なものである。
第１図は本発明に用いる固体イメージセンサの
ブロツク図である。第２図はその具体的回路図で
ある。第３図は第２図の回路図の動作波形を示す
図である。第４図イ，ロは本発明の実施例を示す
図である。第５図イ，ロは本発明の実施例を示す
図である。第６図は本発明の実施例を示す図であ
る第７図の回路図である。第７図は第６図に示さ
れる実施例の具体的構造例を示す図である。第８
図、第１２図はスキヤン回路の１例を示す図であ
る。第９図はCMOSTFTの構造例を示す図であ
る。第１３図は第１２図の動作波形を示す図であ
る。第１０図は本発明に用いるＮ−TFTの特性
例を示す図である。第１１図は感光体層の光特性
を示す図である。
ブロツク図である。第２図はその具体的回路図で
ある。第３図は第２図の回路図の動作波形を示す
図である。第４図イ，ロは本発明の実施例を示す
図である。第５図イ，ロは本発明の実施例を示す
図である。第６図は本発明の実施例を示す図であ
る第７図の回路図である。第７図は第６図に示さ
れる実施例の具体的構造例を示す図である。第８
図、第１２図はスキヤン回路の１例を示す図であ
る。第９図はCMOSTFTの構造例を示す図であ
る。第１３図は第１２図の動作波形を示す図であ
る。第１０図は本発明に用いるＮ−TFTの特性
例を示す図である。第１１図は感光体層の光特性
を示す図である。
Claims (1)
- 【特許請求の範囲】 １ 薄膜感光体と、該薄膜感光体に電気的に接続
され当該薄膜感光体を選択する薄膜トランジスタ
とを少なくとも表面の絶縁された基板上に形成し
てなるイメージセンサの製造方法に於いて、 前記薄膜トランジスタのチヤネル部となる多結
晶シリコン膜を前記基板上に形成する工程と、 当該工程の後、前記薄膜感光体となるアモルフ
アスシリコン膜を前記基板上に、H2含有雰囲気
のプラズマCVD法により形成する工程とを有す
ることを特徴とするイメージセンサの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131493A JPS6022881A (ja) | 1983-07-19 | 1983-07-19 | イメージセンサの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131493A JPS6022881A (ja) | 1983-07-19 | 1983-07-19 | イメージセンサの製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2188701A Division JPH0372770A (ja) | 1990-07-17 | 1990-07-17 | 読み取り装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6022881A JPS6022881A (ja) | 1985-02-05 |
| JPH0584065B2 true JPH0584065B2 (ja) | 1993-11-30 |
Family
ID=15059282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58131493A Granted JPS6022881A (ja) | 1983-07-19 | 1983-07-19 | イメージセンサの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022881A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2707533B2 (ja) * | 1985-04-08 | 1998-01-28 | セイコーエプソン株式会社 | 固体撮像装置 |
| JPS62124769A (ja) * | 1985-11-25 | 1987-06-06 | Matsushita Electric Ind Co Ltd | 密着型イメ−ジセンサ |
| JPH0783096B2 (ja) * | 1985-12-17 | 1995-09-06 | セイコーエプソン株式会社 | 固体撮像装置 |
| JPH0443931U (ja) * | 1990-08-20 | 1992-04-14 | ||
| US6407418B1 (en) | 1998-09-16 | 2002-06-18 | Nec Corporation | Semiconductor device, method of manufacturing the same, image sensor apparatus having the same and image reader having the same |
-
1983
- 1983-07-19 JP JP58131493A patent/JPS6022881A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6022881A (ja) | 1985-02-05 |
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