JPH0584971B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、フアクシミリ、光学文字認識および
複写機等の光電変換デバイスとして用いられる密
着形イメージセンサに関するものである。

（従来技術とその問題点） 密着形イメージセンサは、MOS型ICイメージ
センサやCCDイメージセンサ等と比較して、レ
ンズによる縮小光学系を用いないため、フアクシ
ミリ装置等を小型に実現でき経済性に優れてい
る。

この密着形イメージセンサの光電変換素子材料
としては、可視光領域で光感度が高く、大面積形
成が容易なアモルフアスシリコン（以下ａ−Siと
記す。）が、最近よく使われている。

このａ−Siは、比抵抗が高く、CCDイメージ
センサやMCS型イメージセンサと同様に、電荷
蓄積モード動作に適している。この場合、通常そ
の素子構造としては、ａ−Siを上下電極でサンド
イツチした構造が用いられるが、この様なサンド
イツチ構造を採用することにより、素子の光応答
速度も、0.1msec以下という高速性が実現でき、
高速読み取り装置に適するイメージセンサが得ら
れる。

このａ−Si光電変換素子で発生した光信号電荷
を高速で効率よく高感度に読み取ることができる
駆動回路として、特願昭59−143020「密着形イメ
ージセンサとその駆動方法」に示されるCCD駆
動回路がある。この回路を用いた密着形イメージ
センサの構成は、第３図により示される。この図
を簡単に説明すると、CCDシフトレジスタ２１、
トランスフアーゲート列２２、およびフローテイ
ングゲートアンプ２３から少なくとも構成された
駆動用CCD２０の入力端子列２４と例えばガラ
ス基板２６上に形成されたａ−Si光電変換素子２
５の個別電極端子列２７が、ボンデイングワイヤ
ー２８で１対１に対応して接続されている。

ａ−Si光電変換素子２５で発生した光信号電荷
が、トランスフアーゲート２２を通してCCDシ
フトレジスタ２１に送られた後、転送用クロツク
φ１，φ２により順次時系列に転送され、フロー
テイングゲートアンプ２３を通して出力される。

この駆動用CCDチツプ２０は、その歩留まり
等から考慮して、普通64ビツト／チツプあるいは
18ビツト／チツプ等から構成されてなる。密着形
イメージセンサは、A4判あるいはB4判等で数千
ビツトあるいはそれ以上の多数の素子からなる。
従つて、第３図に示した構成例は、駆動用CCD
チツプ２０の１個だけの例であるが実際には複数
個並ぶ。例えば、128ビツト／チツプCCD駆動チ
ツプによりA4判、８素子／mmの密着形イメージ
センサを動作させる場合、14個のチツプが必要で
ある。この14個は、通常第３図に示した１個の例
と同様に同一ガラス基板上にハイブリツド的に実
装される。

また、駆動上必要な各チツプ毎のクロツク端子
や出力端子等の入出力端子列２９は、信頼性の面
から及び外部接続を簡略化する意味から、特願昭
59−164445「密着形イメージセンサとその駆動方
法」に示される様に共通に接続している。

ところが、これらの駆動用CCDチツプ２０が、
無差別に選択されて搭載された場合、チツプ間で
のフローテイングゲートアンプの特性のばらつき
により直流オフセツトレベルが、約1V程度ばら
つくのは普通である。ところで、通常のCCD設
計においては、明出力を約1V程度に設定する。
従つて、第４図に示す様に、密着形イメージセン
サ全体の出力波形は、チツプ間の直流オフセツト
の違いにより、段差を持つた波形となり、とても
二値化あるいは中間調読み取り等の信号処理は行
なえない。

メモリーで直流オフセツト分を考慮して、波形
処理を行なうこともできるが、波形は、各デバイ
スによつて、まちまちである事やメモリー等の余
分な回路を必要とするので、小型化、低コスト化
は達成できなくなる。

さらに、この様なハイブリツドCCD駆動型で
は、どうしても、その素子容量が大きくなるため
生ずる残像が問題となる。この残像を効果的に抑
圧する方法として、以前に特願昭59−164445「密
着形イメージセンサとその駆動方法」に示した様
にバイアス電荷を注入する方法を提案していた。
この方法では、信号出力にバイアス電荷分も混入
するために、一種の直流オフセツトを形成する。
例えば、この電荷量も明出力に匹敵する場合があ
る。一定の電荷量を注入しても各チツプ間でのフ
ローテイングゲートアンプのゲインのばらつきを
考慮すると、例えば1V程度の信号出力に対して
0.3V程度ばらついてしまう。

以上の様に、ハイブリツドCCD駆動型では、
出力信号として直流オフセツトのばらつきとバイ
アス電荷に相当するバイアス出力のばらつきが発
生し、そのままでは使用できないあるいは、周辺
回路を非常に複雑にする等大きな問題があつた。

（発明の目的） 本発明の目的は、この様な欠点を取り除き、周
辺の信号処理回路に負担をかけることなくａ−Si
光電変換素子とCCD駆動ICを用いた高性能な密
着形イメージセンサを提供することにある。

（発明の構成） 本発明によれば、複数個からなる光電変換素子
列と、トランスフアーゲート、CCDシフトレジ
スタ、出力アンプ、スイツチング回路および電荷
を注入する入力機構とから少なくとも構成された
１個以上の駆動集積回路絶縁性基板上に少なくと
も備えている密着形イメージセンサにおいて、 前記駆動集積回路内に、複数段のトランスフア
ーゲートとこの複数段のトランスフアーゲートに
接続されてなる複数段のCCDシフトレジスタと
この複数段のCCDシフトレジスタに接続されて
なる出力アンプとこの出力アンプの後段に設けて
なるスイツチング回路および前記複数段のCCD
シフトレジスタの初段に電気的に電荷を注入する
入力機構とから少なくとも構成された主および副
CCD駆動回路を設けてなり、前記主CCD駆動回
路の前記複数段のトランスフアーゲートの入力が
前記複数個の光電変換素子列に接続されてなり、
さらに前記絶縁性基板上に前記主および副CCD
駆動回路の前記スイツチング回路からの出力をそ
れぞれ取出す主および副出力線とを少なくとも備
えてなることを特徴としている。

（発明の作用、原理） 本発明では、１個以上とりわけ実用的には複数
個の駆動CCDチツプを使用した密着形イメージ
センサにおいて、直流オフセツトレベルやバイア
ス出力を差動消去するための副CCD駆動回路を
各CCDチツプ毎に内蔵する構成をとつている。
上記構成では、同チツプ内、しかも近辺に内蔵可
能なため、主CCD駆動回路と副CCD駆動回路の
ばらつきがほとんど無く、上述したオフセツトや
バイアス出力それにCCDシフトレジスタ内で発
生する暗電流や雑音等の値に差がない。

従つて、、これらの差動をとることにより各チ
ツプ間のばらつきはなくなり、密着形イメージセ
ンサ全体の出力波形は、オフセツトの無いグラン
ドからの絶対値としての純粋な明出力が得られ
る。

また、暗出力も極力抑圧できCCDICイメージ
センサと変わることのない高性能な密着形イメー
ジセンサを達成できる。

（実施例） 以下、本発明を図面により詳細に説明する。

第１図は、本発明の一実施例による密着形イメ
ージセンサの構成を示すものである。各駆動
CCDチツプ１は、例えば128段のCCDシフトレジ
スタ２の転送段より構成されている。この128段
の接続されたCCDシフトレジスタ２は、例えば
転送効率の高い埋込みチヤンネルCCDシフトレ
ジスタ（以下単にCCDシフトレジスタと呼ぶ）
で構成されている。各段には１対１に同数段のト
ランスフアーゲート３が接続され、その入力側に
は、例えばガラス基板４上に形成されたａ−Si光
電変換素子５がボンデイングワイヤー６により１
対１に接続されている。このａ−Si光電変換素子
５は、Au等の個別電極７とIndium Tin Oxide
（以下ITOと呼ぶ）等からなる透明共通電極８で
はさまれたａ−Si薄膜から構成されている。

このａ−Si光電変換素子５で発生した信号電荷
は、トランスフアーゲート３を通し、各々対応し
たCCDシフトレジスタ２内へ転送される。その
後、転送用クロツクにより、例えば２相クロツク
の場合は、クロツク周期毎に蓄積されていた信号
電荷は、次段へ順次転送され、時系列信号として
取り出される。

尚、この時前もつて残像抑圧効果を高めるため
のバイアス電荷が、バイアス電荷入力部９より
CCDシフトレジスタ２に、CCDシフトレジスタ
２からａ−Si光電変換素子５側に注入され、信号
電荷と共に再びCCDシフトレジスタ２内へ移さ
れる。

CCDシフトレジスタ２から出力される時系列
信号は、フローテイングゲートアンプ１０により
電圧出力として出力切換えスイツチ１１を通して
主力線１２に現わる。この時、同じチツプ１上に
は、同じ様な配置、構成等により副の128段の
CCDシフトレジスタ１８、128段のトランスフア
ーゲート１３、バイアス電荷入力部１４、フロー
テイングゲートアンプ１５、スイツチ１６機能を
持つており、前述した様な信号電荷と同じタイミ
ングで副出力線１７に出力される。この出力値
は、ほぼ暗時の主出力線１２の出力値と同じであ
る。

この様な、例えば128段／チツプの各駆動CCD
チツプ１が、例えばA4判、８素子／mm密着形イ
メージセンサの場合、14個ガラス基板４上に実装
され、図示していないが、転送用クロツク、トラ
ンスフアーゲートや出力切換スイツチ用ゲート端
子等及び前記主出力線１２、副出力線１７等のお
互いに共通な端子同志は結線されている。主出力
線１２と副出力線１７からのそれぞれの信号出力
は、外部の差動アンプに入力される。

第２図ａ，ｂおよびｃには、主出力線１２、副
出力線１７およびこの２出力線の差動後の出力波
形の一例を示す。前述した様に主出力線１２に現
われる出力波形は、直流オフセツト、リセツトパ
ルスによるセツト雑音、バイアス出力および明信
号出力等から構成され、副出力線１７には、直流
オフセツト、リセツトノイズ及びバイアス出力等
が現われる。これらの波形は、第２図に見られる
様に各チツプ間ではばらついているが、同チツプ
上の主および副間には通常のLSIチツプと同様ほ
とんどばらつきが無い。従つて、最終的な出力波
形は、純粋な明信号出力のみが得られ、しかも後
の信号処理に非常に便利なグラウンドレベルから
の絶対値として出力される。

尚、ａ−Si光電変換素子内で発生する暗電流成
分はキヤンセルできないが、この値は、通常の使
用時では、明信号出力に比べ約1/1000以下と小さ
いため問題とならない。また、CCDシフトレジ
スタ内で発生する暗電流や転送効率を考えると、
本発明の様に、差動用のCCDシフトレジスタや
トランスフアーゲートを同数設けた方が良いが、
この値も直流オフセツトやフローテイングゲート
アンプ２３のばらつきに比べはるかに小さく、先
の素子の暗電流成分と同様問題とならない。この
ため、チツプ上の配置、構成等の制限を受ける場
合には、差動用の段数は、１段でも差しつかえな
く、またその効果もほとんど変わらない。

（発明の効果） 以上詳述した様に本発明によれば、複数の
CCD駆動回路を用いたａ−Si密着形イメージセ
ンサにおいて問題であつた、チツプ間の直流オフ
セツトやフローテイングゲートアンプ等のばらつ
きにより発生する雑音を、メモリー等の複雑な回
路構成を必要とせず、本来のCCD駆動回路と同
じ設計、同じプロセスで簡便に構成できる副の回
路を各チツプ上に設けることにより効果的に抑圧
し、本来のCCDICイメージセンサと同様あるい
はそれ以上の低雑音化が達成できるという効果が
ある。従つて、従来CCDICイメージセンサを使
用していた高速、高性能なフアクシミリ、OCR
および複写機等の装置への応用も可能となり、し
かもその装置の小型化に大きく寄与できる密着形
イメージセンサが達成できるという利点がある。

【図面の簡単な説明】

第１図は、本発明の実施例を示す斜視図、第２
図は、本発明の動作を示す出力波形図、第３図は
従来例を示す斜視図、第４図は、従来の出力波形
を示す図である。 １，２０……駆動用CCDチツプ、２，２１…
…CCDシフトレジスタ、３，２２……トランス
フアーゲート、４，２６……ガラス基板、５，２
５……光電変換素子、６，２８……ボンデイング
ワイヤー、７，２７……個別電極、８……共通電
極、９……バイアス電荷入力部、１０，２３……
フローテイングゲートアンプ、１１……出力切換
え用スイツチ、１２……主出力線、１３……副ト
ランスフアーゲート、１４……副バイアス電荷入
力部、１５……副フローテイングゲートアンプ、
１６……副出力切換えスイツチ、１７……副出力
線、１８……副CCDシフトレジスタ、２４……
入力端子、２９……入出力端子。

Claims (1)

1. 【特許請求の範囲】 １ 複数個からなる光電変換素子列と、トランス
   フアーゲート、CCDシフトレジスタ、出力アン
   プ、スイツチング回路、および電荷を注入する入
   力機構とから少なくとも構成された１個以上の駆
   動集積回路を絶縁性基板上に少なくとも備えてい
   る密着形イメージセンサにおいて、 前記駆動集積回路内に、複数段のトランスフア
   ーゲートとこの複数段のトランスフアーゲートに
   接続されてなる複数段のCCDシフトレジスタと
   この複数段のCCDシフトレジスタに接続されて
   なる出力アンプとこの出力アンプの後段に設けて
   なるスイツチング回路および前記複数段のCCD
   シフトレジスタの初段に電気的に電荷を注入する
   入力機構とから少なくとも構成された主および副
   CCD駆動回路を設けてなり、前記主CCD駆動回
   路の前記複数段のトランスフアーゲートの入力が
   前記複数個の光電変換素子列に接続されてなり、
   さらに前記絶縁性基板上に前記主および副CCD
   駆動回路の前記スイツチング回路からの出力をそ
   れぞれ取出す主および副出力線とを少なくとも備
   えてなることを特徴とした密着形イメージセン
   サ。