JPH0585088B2 - - Google Patents
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- Publication number
- JPH0585088B2 JPH0585088B2 JP13010387A JP13010387A JPH0585088B2 JP H0585088 B2 JPH0585088 B2 JP H0585088B2 JP 13010387 A JP13010387 A JP 13010387A JP 13010387 A JP13010387 A JP 13010387A JP H0585088 B2 JPH0585088 B2 JP H0585088B2
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- JP
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- Prior art keywords
- resistor
- transistor
- capacitor
- put6
- collector
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- 230000010355 oscillation Effects 0.000 claims description 13
- 239000003990 capacitor Substances 0.000 description 31
- 238000010586 diagram Methods 0.000 description 5
- 238000007599 discharging Methods 0.000 description 4
- 238000005513 bias potential Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はPUT発振回路に関し、特に発振出力
のデユーテイ可変範囲が広く、簡潔化された構成
で、かつ周波数の変動の少ないPUT発振回路に
関する。
のデユーテイ可変範囲が広く、簡潔化された構成
で、かつ周波数の変動の少ないPUT発振回路に
関する。
従来、この種のPUT発振回路としては第４図
のようにものがある。これは、いわゆる単安定マ
ルチバイブレータとこれをトリガする３つの抵抗
７，８，１３とコンデンサ１４とPUT６による
基本的なトリガ回路によりPUT６のカソード出
力をトランジスタ１０のベースに加えトリガする
というものである。
のようにものがある。これは、いわゆる単安定マ
ルチバイブレータとこれをトリガする３つの抵抗
７，８，１３とコンデンサ１４とPUT６による
基本的なトリガ回路によりPUT６のカソード出
力をトランジスタ１０のベースに加えトリガする
というものである。
尚、単に単安定マルチバイブレータをトリガす
る方法としては、トランジスタ１０のコレクタエ
ミツタに負の間欠的な外部パルスを加えることも
よく知られた方法である。これらの場合間欠間的
な外部パルスの時限（PUT６のゲートバイアス
電圧と抵抗１３、コンデンサ１４で決まる）と単
安定マルチバイブレータの時限（抵抗３、コンデ
ンサ４で決まる）はそれぞれ独立に決まつてお
り、すなわち独立のマルチバイブレータと外部発
振トリガ回路により構成されていた。
る方法としては、トランジスタ１０のコレクタエ
ミツタに負の間欠的な外部パルスを加えることも
よく知られた方法である。これらの場合間欠間的
な外部パルスの時限（PUT６のゲートバイアス
電圧と抵抗１３、コンデンサ１４で決まる）と単
安定マルチバイブレータの時限（抵抗３、コンデ
ンサ４で決まる）はそれぞれ独立に決まつてお
り、すなわち独立のマルチバイブレータと外部発
振トリガ回路により構成されていた。
第５図に他の従来例を示す。
この回路の発振周期は、PUT６のオフ時の、
抵抗５とコンデンサ４の充電の時間と、PUT６
がオンした状態の抵抗３とコンデンサ４の放電時
間の和であり、コンデンサ４が充電時トランジス
タ１はオフ・コンデンサ４が放電時トランジスタ
１のベースは逆バイアスとなりオフとなり、この
充放電の時定数を可変することにより発振出力の
デユーテイが可変出来る。この発振回路のデユー
テイの限界は、抵抗５、コンデンサ４の充電の時
定数の最小の限界である。すなわち、PUT６の
オン後、コンデンサ４の放電が終了した後は、
PUT６の電流は電源１１より抵抗５を通つて流
れる電流で決まる。この電流がPUT６の有する
谷点電流IVより大きくなると、すなわち抵抗５を
小さくすると、PUT６がオフ出来ずオンしつぱ
なしの誤動作を生じるため抵抗５の設定出来る範
囲に限界ある。たとえば、抵抗７を10KΩ、抵抗
８を2KΩ、コンデンサ４を0.033μF、電源１１の
電圧を直流12Vとすると抵抗５の使用可能範囲は
およそ100KΩ以上となり、周囲の湿度等の環境
から上限を500KΩ以下とすると５倍の範囲しか
許容出来ない。
抵抗５とコンデンサ４の充電の時間と、PUT６
がオンした状態の抵抗３とコンデンサ４の放電時
間の和であり、コンデンサ４が充電時トランジス
タ１はオフ・コンデンサ４が放電時トランジスタ
１のベースは逆バイアスとなりオフとなり、この
充放電の時定数を可変することにより発振出力の
デユーテイが可変出来る。この発振回路のデユー
テイの限界は、抵抗５、コンデンサ４の充電の時
定数の最小の限界である。すなわち、PUT６の
オン後、コンデンサ４の放電が終了した後は、
PUT６の電流は電源１１より抵抗５を通つて流
れる電流で決まる。この電流がPUT６の有する
谷点電流IVより大きくなると、すなわち抵抗５を
小さくすると、PUT６がオフ出来ずオンしつぱ
なしの誤動作を生じるため抵抗５の設定出来る範
囲に限界ある。たとえば、抵抗７を10KΩ、抵抗
８を2KΩ、コンデンサ４を0.033μF、電源１１の
電圧を直流12Vとすると抵抗５の使用可能範囲は
およそ100KΩ以上となり、周囲の湿度等の環境
から上限を500KΩ以下とすると５倍の範囲しか
許容出来ない。
以上のように、上述した従来のPUT発振回路
は単安定マルチバイブレータの時限と外部発振回
路の周期および出力パルス巾という時限を得るた
め複雑なものとなつていた。また、PUTのオン
とオフ時間を利用した回路ではPUTがオンしつ
ぱなしとなりやすく時限の範囲がせまい欠点があ
つた。
は単安定マルチバイブレータの時限と外部発振回
路の周期および出力パルス巾という時限を得るた
め複雑なものとなつていた。また、PUTのオン
とオフ時間を利用した回路ではPUTがオンしつ
ぱなしとなりやすく時限の範囲がせまい欠点があ
つた。
本発明のPUT発振回路は単安定マルチバイブ
レータの時限コンデンサとPUTトリガ発振回路
の時限コンデンサと時限抵抗を共有し、PUTは
トランジスタと並列に接続されている。
レータの時限コンデンサとPUTトリガ発振回路
の時限コンデンサと時限抵抗を共有し、PUTは
トランジスタと並列に接続されている。
次に、本発明について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の回路である。第１
図において、トランジスタ１，１０、抵抗２，
３，５，９、コンデンサ４で構成される回路はい
わゆる単安定マルチバイブレータである。これに
抵抗７，８でゲートをバイアスされたPUT６の
アノードカソードがトランジスタ１０に並列に接
続されている。
図において、トランジスタ１，１０、抵抗２，
３，５，９、コンデンサ４で構成される回路はい
わゆる単安定マルチバイブレータである。これに
抵抗７，８でゲートをバイアスされたPUT６の
アノードカソードがトランジスタ１０に並列に接
続されている。
今、電源１１投入の初期状態から動作を説明す
ると、コンデンサ４の充電はされていないので、
抵抗３によりベースをバイアスされたトランジス
タ１はオンしそのコレクタ電位はほぼ零、したが
つてベースをバイアスされないトランジスタ１０
はオフとなる。このときコンデンサ４の充電は零
であるのでトランジスタ１０のコレクタ電位すな
わちPUT６のアノード電位はほぼ零（正確には、
トランジスタ１のベースエミツタ電位約0.6V）
となる。ここで、PUT６のゲートは抵抗７，８
により与えられるバイアス電圧に保持され、ゲー
トアノードには逆バイアスが加わり、PUT６は
オフしている。
ると、コンデンサ４の充電はされていないので、
抵抗３によりベースをバイアスされたトランジス
タ１はオンしそのコレクタ電位はほぼ零、したが
つてベースをバイアスされないトランジスタ１０
はオフとなる。このときコンデンサ４の充電は零
であるのでトランジスタ１０のコレクタ電位すな
わちPUT６のアノード電位はほぼ零（正確には、
トランジスタ１のベースエミツタ電位約0.6V）
となる。ここで、PUT６のゲートは抵抗７，８
により与えられるバイアス電圧に保持され、ゲー
トアノードには逆バイアスが加わり、PUT６は
オフしている。
次にコンデンサ４が抵抗５、コンデンサ４、ト
ランジスタ１のベースエミツタの回路で電源１１
より充電されて行き、PUT６のオフセツト電圧
VT＋ゲートバイアス電圧VGを越えると、PUT６
はオンする。このため、トランジスタ１のベース
にはコンデンサ４の充電々圧（ピーク値でVT＋
VG）からPUT６の電圧降下VFを減算した電圧
が逆バイアスとして印加され、トランジスタ１は
オフとなり、その結果抵抗２，９により電源１１
からベースをバイアスされ、トランジスタ１０は
オンする。そうすると今までPUT６に流れた電
流がトランジスタ１０に流れ、PUT６のアノー
ド電流が遮断され、PUT６はオンを維持出来な
くなりオフする。一方コンデンサ４は抵抗３、コ
ンデンサ４、トランジスタ１０のコレクタエミツ
タの回路で放電して行き、トランジスタ１のベー
スが逆バイアスから順バイアスに転ずると再びト
ランジスタ１がオン、トランジスタ１０がオフと
なり、再びコンデンサ４は抵抗５、コンデンサ
４、トランジスタ１のベースエミツタの回路で充
電が始まる。
ランジスタ１のベースエミツタの回路で電源１１
より充電されて行き、PUT６のオフセツト電圧
VT＋ゲートバイアス電圧VGを越えると、PUT６
はオンする。このため、トランジスタ１のベース
にはコンデンサ４の充電々圧（ピーク値でVT＋
VG）からPUT６の電圧降下VFを減算した電圧
が逆バイアスとして印加され、トランジスタ１は
オフとなり、その結果抵抗２，９により電源１１
からベースをバイアスされ、トランジスタ１０は
オンする。そうすると今までPUT６に流れた電
流がトランジスタ１０に流れ、PUT６のアノー
ド電流が遮断され、PUT６はオンを維持出来な
くなりオフする。一方コンデンサ４は抵抗３、コ
ンデンサ４、トランジスタ１０のコレクタエミツ
タの回路で放電して行き、トランジスタ１のベー
スが逆バイアスから順バイアスに転ずると再びト
ランジスタ１がオン、トランジスタ１０がオフと
なり、再びコンデンサ４は抵抗５、コンデンサ
４、トランジスタ１のベースエミツタの回路で充
電が始まる。
以上の動作を動作波形で示すと第２図のように
なる。図においてトランジスタ１のコレクタ電位
がハイレベルの期間t1は抵抗３とコンデンサ４、
同様にローレベルの期間t2は抵抗５、コンデンサ
４によつて決まる時定数およびPUT６のゲート
バイアス電位VGにより決定される。すなわちVG
が小さいほど、コンデンサ４の低い充電々圧で
PUT６がオンし、このためトランジスタ１も低
い逆バイアス電圧がかかり、いずれも短い時間で
充放電が完了する。
なる。図においてトランジスタ１のコレクタ電位
がハイレベルの期間t1は抵抗３とコンデンサ４、
同様にローレベルの期間t2は抵抗５、コンデンサ
４によつて決まる時定数およびPUT６のゲート
バイアス電位VGにより決定される。すなわちVG
が小さいほど、コンデンサ４の低い充電々圧で
PUT６がオンし、このためトランジスタ１も低
い逆バイアス電圧がかかり、いずれも短い時間で
充放電が完了する。
PUT６はターンオン後、前記のように瞬時に
オフするのでPUT６のゲートはPUT６のオン時
間だけ瞬時約10μS零電位に落ちる。
オフするのでPUT６のゲートはPUT６のオン時
間だけ瞬時約10μS零電位に落ちる。
以上のようにトランジスタ１のコレクタを出力
とすればそのデユーテイはt1／（t1＋t2）を可変
することにより設定出来る。このデユーテイの可
変範囲の限界にはPUT６の谷点電流は係わらな
い。すなわち、PUT６は、前記のようにトラン
ジスタ１０により完全に遮断され、瞬時にオフ
し、次の動作に待機出来るためである。実験によ
れば抵抗３，５の可変範囲はトランジスタ１，１
０のhFEによるが、電源１１の電圧を12V、コン
デンサ４を0.033μFとして1KΩ〜500KΩ、デユー
テイ可変範囲はおよそ99.8〜0.2％が可能となる。
とすればそのデユーテイはt1／（t1＋t2）を可変
することにより設定出来る。このデユーテイの可
変範囲の限界にはPUT６の谷点電流は係わらな
い。すなわち、PUT６は、前記のようにトラン
ジスタ１０により完全に遮断され、瞬時にオフ
し、次の動作に待機出来るためである。実験によ
れば抵抗３，５の可変範囲はトランジスタ１，１
０のhFEによるが、電源１１の電圧を12V、コン
デンサ４を0.033μFとして1KΩ〜500KΩ、デユー
テイ可変範囲はおよそ99.8〜0.2％が可能となる。
以上説明したようにコンデンサ４の容量を固定
してデユーテイを可変するためにはは抵抗３，５
の値を変えなければならない。ところが抵抗３，
５だけを独立して変えると同期が変わつてしまう
欠点がある。したがつて抵抗４と５の和を一定と
して可変すれば周期をほぼ一定にすることが出来
る。
してデユーテイを可変するためにはは抵抗３，５
の値を変えなければならない。ところが抵抗３，
５だけを独立して変えると同期が変わつてしまう
欠点がある。したがつて抵抗４と５の和を一定と
して可変すれば周期をほぼ一定にすることが出来
る。
第３図は本発明の別の実施例であり、可変抵抗
１２の摺動子を電源１１の（＋）側に接続し、他
の２つの端子を通して抵抗３，５が接続されてお
り、抵抗５側の抵抗が大きいときには抵抗３側の
抵抗が小さいという前記の問題を解決したもので
ある。
１２の摺動子を電源１１の（＋）側に接続し、他
の２つの端子を通して抵抗３，５が接続されてお
り、抵抗５側の抵抗が大きいときには抵抗３側の
抵抗が小さいという前記の問題を解決したもので
ある。
〔発明の効果〕
以上説明したように、単安定マルチバイブレー
タの時限コンデンサをPUTが共有しており、簡
潔な自励発振回路を提供しており、PUTのオン
後、瞬時に並列のトランジスタによりPUTの電
流が遮断されPUTは完全にオフするため時限抵
抗の可変範囲が極めて広い、また電源に可変抵抗
の摺動子を接続し他の２つの端子に充放電の時限
抵抗を接続して周波数を変えずデユーテイのみ可
変することが出来る利点がある。尚、以上単安定
マルチバイブレータは２つのNPNのバイポーラ
トランジスタで説明したが、ＮチヤネルのFET
を使つても同様の動作が出来る。この場合、抵抗
９は省略出来る。
タの時限コンデンサをPUTが共有しており、簡
潔な自励発振回路を提供しており、PUTのオン
後、瞬時に並列のトランジスタによりPUTの電
流が遮断されPUTは完全にオフするため時限抵
抗の可変範囲が極めて広い、また電源に可変抵抗
の摺動子を接続し他の２つの端子に充放電の時限
抵抗を接続して周波数を変えずデユーテイのみ可
変することが出来る利点がある。尚、以上単安定
マルチバイブレータは２つのNPNのバイポーラ
トランジスタで説明したが、ＮチヤネルのFET
を使つても同様の動作が出来る。この場合、抵抗
９は省略出来る。
第１図は本発明の一実施例を示す回路図、第２
図はその動作波形図、第３図は本発明の別の実施
例を示す回路図、第４図、第５図は夫々従来の
PUT発振回路図である。 １，１０……トランジスタ、２，３，５，７…
…抵抗、８，９，１３……抵抗、４，１４……コ
ンデンサ、６……PUT、１１……電源、１２…
…可変抵抗。
図はその動作波形図、第３図は本発明の別の実施
例を示す回路図、第４図、第５図は夫々従来の
PUT発振回路図である。 １，１０……トランジスタ、２，３，５，７…
…抵抗、８，９，１３……抵抗、４，１４……コ
ンデンサ、６……PUT、１１……電源、１２…
…可変抵抗。
Claims (1)
- 【特許請求の範囲】 １ 第１の抵抗および第１のトランジスタのコレ
クタ・エミツタ路の直列回路と第２の抵抗および
第２のトランジスタのコレクタ・エミツタの直列
回路とが第１および第２の電源端子間に並列に接
続され、前記第１のトランジスタのコレクタと前
記第２のトランジスタのベースとの間に第３の抵
抗が接続され、前記第１の電源端子と前記第１の
トランジスタのベースとの間に第４の抵抗が接続
され、前記第２のトランジスタのコレクタと前記
第１のトランジスタのベースとの間にコンデンサ
が接続され、前記第１および第２の電源端子間に
第５および第６の抵抗が直列に接続され、これら
の接続点にPUTのゲートが接続され、前記PUT
のアノードおよびカソードは前記第２のトランジ
スタのコレクタおよび前記第２の電源端子にそれ
ぞれ接続されているPUT発振回路。 ２ 前記第１の電源端子に可変抵抗の摺動片を接
続し、該可変抵抗の他の２つの端子に前記第２お
よび第４の抵抗の各一端をそれぞれ接続した特許
請求の範囲第１項記載のPUT発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13010387A JPS63294013A (ja) | 1987-05-26 | 1987-05-26 | Ｐｕｔ発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13010387A JPS63294013A (ja) | 1987-05-26 | 1987-05-26 | Ｐｕｔ発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63294013A JPS63294013A (ja) | 1988-11-30 |
| JPH0585088B2 true JPH0585088B2 (ja) | 1993-12-06 |
Family
ID=15026018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13010387A Granted JPS63294013A (ja) | 1987-05-26 | 1987-05-26 | Ｐｕｔ発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63294013A (ja) |
-
1987
- 1987-05-26 JP JP13010387A patent/JPS63294013A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63294013A (ja) | 1988-11-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |