JPS63294013A - Ｐｕｔ発振回路 - Google Patents
Ｐｕｔ発振回路Info
- Publication number
- JPS63294013A JPS63294013A JP13010387A JP13010387A JPS63294013A JP S63294013 A JPS63294013 A JP S63294013A JP 13010387 A JP13010387 A JP 13010387A JP 13010387 A JP13010387 A JP 13010387A JP S63294013 A JPS63294013 A JP S63294013A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- capacitor
- resistor
- turned
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 34
- 230000010355 oscillation Effects 0.000 claims description 11
- 238000007599 discharging Methods 0.000 abstract description 4
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 1
- 230000001419 dependent effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- -1 10 transistors Substances 0.000 description 1
- 238000005513 bias potential Methods 0.000 description 1
- 235000009508 confectionery Nutrition 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 235000003642 hunger Nutrition 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 230000037351 starvation Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＰＵＴ発振回路に関し、特に発振出力のデエー
ティ可変範囲が広く、簡潔化はｊ、た構成で、かつ周波
数の変動の少ないＰＵＴ発振回路に関する。
ティ可変範囲が広く、簡潔化はｊ、た構成で、かつ周波
数の変動の少ないＰＵＴ発振回路に関する。
従来、この棟のＰＵＴ発振回路としては第４図の工うな
ものがある。こｎは、いわゆる単安定マルチバイブレー
タとこれをトリガする３つの抵抗？、８．１３とコンデ
ンサ１４とＰＵＴ６による基本的なトリガ回路によ！？
ＰＵＴ６のカソード出力をトランジスタ１０のペースに
７１［１えトリガするというものである。
ものがある。こｎは、いわゆる単安定マルチバイブレー
タとこれをトリガする３つの抵抗？、８．１３とコンデ
ンサ１４とＰＵＴ６による基本的なトリガ回路によ！？
ＰＵＴ６のカソード出力をトランジスタ１０のペースに
７１［１えトリガするというものである。
尚、単に卓女定マルチバイブレータをトリガする方法と
して１よ、トランジスタ１０のコレクタエミッタに負の
間欠的な外部パルス１７ＪＥえろこともよく知ら！した
方法である。こｇらの場合間欠的な外部パルスの時限（
ＰＵＴ６のゲートバイアス′１圧と抵抗１３、コンデン
サ１４で決まる）と単安定マルチバイブレータの時限（
砥に３、コンデンサ４で決まる）（ゴそｎぞｎ独立に決
まっており、すなわち独立のマルチバイブレータと外部
発振トリガ回路に１９溝放さｎていた。
して１よ、トランジスタ１０のコレクタエミッタに負の
間欠的な外部パルス１７ＪＥえろこともよく知ら！した
方法である。こｇらの場合間欠的な外部パルスの時限（
ＰＵＴ６のゲートバイアス′１圧と抵抗１３、コンデン
サ１４で決まる）と単安定マルチバイブレータの時限（
砥に３、コンデンサ４で決まる）（ゴそｎぞｎ独立に決
まっており、すなわち独立のマルチバイブレータと外部
発振トリガ回路に１９溝放さｎていた。
第５図に他の従来例金示す。
この回路の発振８勘は、ＰＵＴ６のオフ時の。
抵抗５とコンデンサ４の充電の時間と、ＰＵＴ６がオン
した状態の抵抗３とコンデンサ４の散霧時間の和であり
、コンデンサ４が充電時トランジスタ１はオフ・コンデ
ンサ４が放電時トランジスタ１０ベースは逆バイアスと
なりオフとなり、この充放電の時定数を可変することに
ニジ発振出力のデユーティが可変出来る。この発振回路
のデユーティの限界は、抵抗５．コンデンサ４の充電の
時定数の最小の限界である。すなわち、ＰＵＴ６０オン
後、コンデンサ４の放雷が終了した後は、ＰＵＴ６の電
ｆｆ、ｆ、に１月１ニジ抵抗５を通って流詐る電流で決
まる。この電流がＰＵＴ６の有する谷点電流１ｖエク大
きくなると、すなわち抵抗５を小さくすると、ＰＵＴ６
がオフ出来ずオンしっばなしの誤動作を生じるため抵抗
５の設定出来る範囲に限界がある。たとえば％抵抗７を
ＩＯＫΩ、抵抗８を２にΩ、コンデンサ４を０．０３３
μＦ、電源１１の電圧を原Ｍａ１２Ｖとすると抵抗５の
便用可能範囲におよそ１００にΩ以上となり１周囲の湿
度等の環視から上限を５０ＯＫΩ以下とすると５倍の範
囲しか許容出来−ケい。
した状態の抵抗３とコンデンサ４の散霧時間の和であり
、コンデンサ４が充電時トランジスタ１はオフ・コンデ
ンサ４が放電時トランジスタ１０ベースは逆バイアスと
なりオフとなり、この充放電の時定数を可変することに
ニジ発振出力のデユーティが可変出来る。この発振回路
のデユーティの限界は、抵抗５．コンデンサ４の充電の
時定数の最小の限界である。すなわち、ＰＵＴ６０オン
後、コンデンサ４の放雷が終了した後は、ＰＵＴ６の電
ｆｆ、ｆ、に１月１ニジ抵抗５を通って流詐る電流で決
まる。この電流がＰＵＴ６の有する谷点電流１ｖエク大
きくなると、すなわち抵抗５を小さくすると、ＰＵＴ６
がオフ出来ずオンしっばなしの誤動作を生じるため抵抗
５の設定出来る範囲に限界がある。たとえば％抵抗７を
ＩＯＫΩ、抵抗８を２にΩ、コンデンサ４を０．０３３
μＦ、電源１１の電圧を原Ｍａ１２Ｖとすると抵抗５の
便用可能範囲におよそ１００にΩ以上となり１周囲の湿
度等の環視から上限を５０ＯＫΩ以下とすると５倍の範
囲しか許容出来−ケい。
〔発閘がＷ＃決しょうとする問題点３
以上の工うに、上述し次従来のＰＵＴ発振回路は単安定
マルチバイブレータの時限と外部発撥回路の周期お工び
出力パルス巾という時；恨を得るため複雑なものとなっ
てい１ｔ０ま１ζ、ＰＵＴのオンとオフ時間全利用した
回路でＯ，ＰＵＴがオンしっばなしとなりやすく時限の
範囲がせまい欠点があつた。
マルチバイブレータの時限と外部発撥回路の周期お工び
出力パルス巾という時；恨を得るため複雑なものとなっ
てい１ｔ０ま１ζ、ＰＵＴのオンとオフ時間全利用した
回路でＯ，ＰＵＴがオンしっばなしとなりやすく時限の
範囲がせまい欠点があつた。
本発明のＰＵＴ発振回路は単安定マルチバイブレータの
時限コンデンサとＰＵＴトリガ発振回路の時限コンデン
サと時限抵抗を共有し、ＰＵＴはトランジスタと並列に
接続さｎている。
時限コンデンサとＰＵＴトリガ発振回路の時限コンデン
サと時限抵抗を共有し、ＰＵＴはトランジスタと並列に
接続さｎている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路である。第１図におい
て、トランジスタ１，１０．抵抗２，３゜５．９．コン
デンサ４で構成さｎる回路にいわゆる単安定マルチバイ
ブレータである。こｎに抵抗７．８でゲートをバイアス
さｎたＰＵＴ６のアノードカソードがトランジスタ１ｏ
に並列に接続さｎている。
て、トランジスタ１，１０．抵抗２，３゜５．９．コン
デンサ４で構成さｎる回路にいわゆる単安定マルチバイ
ブレータである。こｎに抵抗７．８でゲートをバイアス
さｎたＰＵＴ６のアノードカソードがトランジスタ１ｏ
に並列に接続さｎている。
仲、電源１１投入の初期状態から動作を説明すると、コ
ンデンサ４の充電はさｎてぃないので。
ンデンサ４の充電はさｎてぃないので。
抵抗３にエフベースをバイアスされたトランジスタ１１
−Ｉオンしそのコレクタ電位にほぼ零、したがってベー
スをバイアスさｎないトランジスタ１０はオフとなる。
−Ｉオンしそのコレクタ電位にほぼ零、したがってベー
スをバイアスさｎないトランジスタ１０はオフとなる。
このときコンデンサ４の充゛這は零であるのでトランジ
スタ１０のコレクタ電位すなわちＰＵＴ６のアノード電
位はほぼ零（正確には。
スタ１０のコレクタ電位すなわちＰＵＴ６のアノード電
位はほぼ零（正確には。
トランジスタ１０ペースエミツタ電位約０．６ Ｖ ）
となる。ここで、ＰＵＴ６のゲートは抵抗７，８にエフ
与えられるバイアス電圧に保持され、ゲートアノードＫ
Ｈ逆バイアスが加わり、）’Ｕ’Ｉ’６はオフしている
。
となる。ここで、ＰＵＴ６のゲートは抵抗７，８にエフ
与えられるバイアス電圧に保持され、ゲートアノードＫ
Ｈ逆バイアスが加わり、）’Ｕ’Ｉ’６はオフしている
。
次にコンデンサ４が抵抗５％コンデンサ４．トランジス
タ１のベースエミッタの回路で電源１１↓り光電さ扛て
行きｈ ＰＵＴ６のオフセット電圧Ｖ！＋ゲートバイア
ス電圧Ｖｏ ｋ越えると、ＰＵＴ６はオンする。この友
め、トランジスタ１のベースにはコンデンサ４０充電々
圧（ビーク１直でＶＴ十ｖ。）からＰＵＴ６の電圧降下
ＶＦ’を減−Ｊ：′１．ｔ、た７と王が逆バイアスとし
て印加さ扛、トランジスタ１はオフとなり、ぞの結果抵
［２，９＋ＩＣ工り電源１１がらベースをバイアスさ扛
、トランジスタ１０はオンする。そうすると今までＰＵ
Ｔ６に流れで之゛ば流がトランジスタｌＯに流ｆｌ、Ｐ
ＵＴ６のアノード電流が遮断さｎ％ＰＵＴ６はオンを維
持出来なくなりオフする。一方コンデンサ４は抵抗３ｓ
コンデンサ４１ トランジスタ１０のコレクタエミッタ
の回路で放゛心して行き、トランジスタ１０ペースが逆
バイアスから顯バイアスに転すると再びトランジスタ１
がオン、トランジスタ１０がオフとなり、再びコンデン
サ４１１抵抗５．コンデンサ４゜トランジスタ１０ベー
スエミブタの回路で充電が始まる。
タ１のベースエミッタの回路で電源１１↓り光電さ扛て
行きｈ ＰＵＴ６のオフセット電圧Ｖ！＋ゲートバイア
ス電圧Ｖｏ ｋ越えると、ＰＵＴ６はオンする。この友
め、トランジスタ１のベースにはコンデンサ４０充電々
圧（ビーク１直でＶＴ十ｖ。）からＰＵＴ６の電圧降下
ＶＦ’を減−Ｊ：′１．ｔ、た７と王が逆バイアスとし
て印加さ扛、トランジスタ１はオフとなり、ぞの結果抵
［２，９＋ＩＣ工り電源１１がらベースをバイアスさ扛
、トランジスタ１０はオンする。そうすると今までＰＵ
Ｔ６に流れで之゛ば流がトランジスタｌＯに流ｆｌ、Ｐ
ＵＴ６のアノード電流が遮断さｎ％ＰＵＴ６はオンを維
持出来なくなりオフする。一方コンデンサ４は抵抗３ｓ
コンデンサ４１ トランジスタ１０のコレクタエミッタ
の回路で放゛心して行き、トランジスタ１０ペースが逆
バイアスから顯バイアスに転すると再びトランジスタ１
がオン、トランジスタ１０がオフとなり、再びコンデン
サ４１１抵抗５．コンデンサ４゜トランジスタ１０ベー
スエミブタの回路で充電が始まる。
以上の動作を動作波形で示すと第２図の工うになる。図
ｔｃ詮いてトランジスタ１のコレクタ電位がハイレベル
の期間ＬｉＦ、（抵抗３とコンデンサ４゜同様にローレ
ベルの期間Ｌ２μ抵抗５．コンデンサ４によって決まる
時定数およびＰＵＴ６のゲートバイアス電位ｖＧにより
決定される。丁なわちＶｏが小さいほど、コンデンサ４
の低い充電々圧でＰＵＴ６がオンし、このためトランジ
スタｌも低い逆バイアス電圧がかかり、いずれも短い時
間で充放電が完了する。
ｔｃ詮いてトランジスタ１のコレクタ電位がハイレベル
の期間ＬｉＦ、（抵抗３とコンデンサ４゜同様にローレ
ベルの期間Ｌ２μ抵抗５．コンデンサ４によって決まる
時定数およびＰＵＴ６のゲートバイアス電位ｖＧにより
決定される。丁なわちＶｏが小さいほど、コンデンサ４
の低い充電々圧でＰＵＴ６がオンし、このためトランジ
スタｌも低い逆バイアス電圧がかかり、いずれも短い時
間で充放電が完了する。
ＰＵＴ６はターンオン後、前記のようにｌ＠時にオフす
るのでＰＯ’Ｉ’６のゲー）ｔＺＰ［ＪＴ６のオン時間
だけ瞬時約１０μｓ零電位に落ちる。
るのでＰＯ’Ｉ’６のゲー）ｔＺＰ［ＪＴ６のオン時間
だけ瞬時約１０μｓ零電位に落ちる。
以上のようにトランジスタ１のコレクタを出力と丁ｔし
ばぞのデ具−ティはｔｔ ／ （ｔｔ ＋ｔｚ ）を可
変することに、ｌ：りｉＧｋ出来る。このデユーディの
口■変範囲の限界にＴｒｉＰ Ｕ Ｔ ６の谷漬丸流に
係わらない。丁なわち、ＰＵＴ６ζ、前記のようにトラ
ンジスタ１０に、Ｉ：り完全に遮断で：れ、艮１時Ｖこ
オフし７、次の動作に待機出来るためである。実級によ
れば飢ＦＡ３．５の可変範囲にトランジスタ１゜１０の
ｂＦＫによるが％１月１ ノ％Ｆｌ−ｋ ］ ２ Ｖ。
ばぞのデ具−ティはｔｔ ／ （ｔｔ ＋ｔｚ ）を可
変することに、ｌ：りｉＧｋ出来る。このデユーディの
口■変範囲の限界にＴｒｉＰ Ｕ Ｔ ６の谷漬丸流に
係わらない。丁なわち、ＰＵＴ６ζ、前記のようにトラ
ンジスタ１０に、Ｉ：り完全に遮断で：れ、艮１時Ｖこ
オフし７、次の動作に待機出来るためである。実級によ
れば飢ＦＡ３．５の可変範囲にトランジスタ１゜１０の
ｂＦＫによるが％１月１ ノ％Ｆｌ−ｋ ］ ２ Ｖ。
コンデンサ４を０．０３３μＦとしてＩＫΩ〜５００ｉ
＜Ω、デユーティ可変範囲はおよそ９９．８〜０．２襲
が可能となる。
＜Ω、デユーティ可変範囲はおよそ９９．８〜０．２襲
が可能となる。
以上説明したようにコンデンサ４の容ｔｔ固定してデユ
ーティτ５’ｉＫするためには抵抗３，５のイ「【を変
えなけｌしばならない。と仁ろが抵抗３，５たけを独立
して父えると同期が変わってしまう欠点がある。シ友が
って抵抗４と５の４Ｉ］を一定として可変丁ｎＦｉ尚期
ケナ１ぼ一定にすることが出来る。
ーティτ５’ｉＫするためには抵抗３，５のイ「【を変
えなけｌしばならない。と仁ろが抵抗３，５たけを独立
して父えると同期が変わってしまう欠点がある。シ友が
って抵抗４と５の４Ｉ］を一定として可変丁ｎＦｉ尚期
ケナ１ぼ一定にすることが出来る。
第３図に本発明の別の実施例であり、可変抵抗１２の摺
動子を電源１１の（＋）＄１ｊｉに接続し、他の２つの
端子全通して抵抗３，５が接続されており。
動子を電源１１の（＋）＄１ｊｉに接続し、他の２つの
端子全通して抵抗３，５が接続されており。
抵抗５側の抵抗が大きいときしては抵抗３側の抵抗が小
さいという前記の問題をｍ次し几ものである。
さいという前記の問題をｍ次し几ものである。
〔発明の効果〕
以上説明した工うに、革安疋マルチバイブレータの時限
コンデンサ金ＰＬＴＴが共南゛しており、簡潔な自励発
振回路を提供しており、ＰＵＴのオン後、＠時に並列の
トランジスタＶｃエク１’ＵＴの電流が遮断さＡＢＵＴ
μ児全Ｖこオフするため時限抵抗のｉ＝Ｊ変範囲が惚め
て広い、またｔ諒／Ｃｔ＋］変砥抗の摺動子を接続し他
の２つの端子に光放電の時限抵抗全接続して周波数を変
えずデユーティのみＣＩＪ変することが出来る利点があ
る。尚１以上単安定マルチバイブレーメは２つのＮ Ｐ
ＮのバイポーラトランジスタでｂｌｔＡしたが、Ｎチ
ャネルのＦＥＴを１丈っても同様の動作が出来る。こり
−Ａ甘、抵抗９は省略出来心。
コンデンサ金ＰＬＴＴが共南゛しており、簡潔な自励発
振回路を提供しており、ＰＵＴのオン後、＠時に並列の
トランジスタＶｃエク１’ＵＴの電流が遮断さＡＢＵＴ
μ児全Ｖこオフするため時限抵抗のｉ＝Ｊ変範囲が惚め
て広い、またｔ諒／Ｃｔ＋］変砥抗の摺動子を接続し他
の２つの端子に光放電の時限抵抗全接続して周波数を変
えずデユーティのみＣＩＪ変することが出来る利点があ
る。尚１以上単安定マルチバイブレーメは２つのＮ Ｐ
ＮのバイポーラトランジスタでｂｌｔＡしたが、Ｎチ
ャネルのＦＥＴを１丈っても同様の動作が出来る。こり
−Ａ甘、抵抗９は省略出来心。
第１図σ本発明の一実施例を示す回路図、第２図はその
動作波形図、第３図は本発明の別の実施例を示す（ロ）
略図、第４図、第５１・袴は夫々従来のＰＵＴ発振回路
図である。 １．１０・・・・・・トランジスタ、２．３，５．７・
・・・・・抵抗、８．９．１３・・・・・・抵抗、４，
１４・・・・・・コンデンサ、６・・・・・・ＰＵＴ、
１１・・・・・・電源％ １２・・・・・・可変抵抗。 代胛人 ラＰ偲１士 内 晴 督茅 ｌ
酊 ギ２嘱ｆＩｅ蝮襖聯 第 ３ 囚 茅４ 区
動作波形図、第３図は本発明の別の実施例を示す（ロ）
略図、第４図、第５１・袴は夫々従来のＰＵＴ発振回路
図である。 １．１０・・・・・・トランジスタ、２．３，５．７・
・・・・・抵抗、８．９．１３・・・・・・抵抗、４，
１４・・・・・・コンデンサ、６・・・・・・ＰＵＴ、
１１・・・・・・電源％ １２・・・・・・可変抵抗。 代胛人 ラＰ偲１士 内 晴 督茅 ｌ
酊 ギ２嘱ｆＩｅ蝮襖聯 第 ３ 囚 茅４ 区
Claims (2)
- （１）第１の抵抗および第１のトランジスタのコレクタ
。エミッタ路の直列回路と第２抵抗および第２のトラン
ジスタのコレクタ・エミッタの直列回路とが第１および
第 ２の電源端子間に並列に接続され、前記第１のトランジ
スタのコレクタと前記第２のトランジスタのベースとの
間に第３の抵抗が接続され、前記第１の電源端子と前記
第１のトランジスタのベースとの間に第４の抵抗が接続
され、前記第２のトランジスタのコレクタと前記第１の
トランジスタのベースとの間にコンデンサが接続され、
前記第１および第２の電源端子間に第５および第６の抵
抗が直列に接続され、これらの接続点にＰＵＴのゲート
が接続され、前記ＰＵＴのアノードおよびカソードは前
記第２のトランジスタのコレクタおよび前記第２の電源
端子にそれぞれ接続されているＰＵＴ発振回路。 - （２）前記第１の電源端子に可変抵抗の摺動片を接続し
、該可変抵抗の他の２つの端子に前記第２および第４の
抵抗の各一端をそれぞれ接続した特許請求の範囲第（１
）記載のＰＵＴ発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13010387A JPS63294013A (ja) | 1987-05-26 | 1987-05-26 | Ｐｕｔ発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13010387A JPS63294013A (ja) | 1987-05-26 | 1987-05-26 | Ｐｕｔ発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63294013A true JPS63294013A (ja) | 1988-11-30 |
| JPH0585088B2 JPH0585088B2 (ja) | 1993-12-06 |
Family
ID=15026018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13010387A Granted JPS63294013A (ja) | 1987-05-26 | 1987-05-26 | Ｐｕｔ発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63294013A (ja) |
-
1987
- 1987-05-26 JP JP13010387A patent/JPS63294013A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0585088B2 (ja) | 1993-12-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100474746C (zh) | Pfc控制器的乘除器电路 | |
| DE3345297C2 (de) | Schaltung zum Erzeugen einer Signalverzögerung | |
| DE3505308C2 (ja) | ||
| US3378701A (en) | Direct coupled pulse timing apparatus | |
| US3644757A (en) | Voltage and temperature stabilized multivibrator circuit | |
| DE2317403C3 (de) | Phasenkomparatorschaltung | |
| GB2086680A (en) | Integratable single pulse circuit | |
| DE2655211A1 (de) | Temperatur-kompensierte analoge spannungsspeichereinrichtung | |
| JPS581564B2 (ja) | パルスハツシンキ | |
| DE1047839B (de) | Bistabile Kippschaltung mit zwei Transistoren des stromverstaerkenden Typs | |
| US3742258A (en) | Monostable multivibrator with a long time constant and an auxiliary transistor for ensuring turn-on of the transistor conducting in the stable state | |
| JP2687159B2 (ja) | 電源投入時のリセットパルス生成回路 | |
| JPH0585088B2 (ja) | ||
| JPS625687Y2 (ja) | ||
| JPS58130616A (ja) | デユ−テイ変換回路 | |
| JPS5821235Y2 (ja) | タンアンテイマルチバイブレ−タ | |
| JPS6130341Y2 (ja) | ||
| JPH0145250B2 (ja) | ||
| JPH0224271Y2 (ja) | ||
| JPH0431612Y2 (ja) | ||
| JPS6243367B2 (ja) | ||
| JPH0438590Y2 (ja) | ||
| JP2625892B2 (ja) | 電源投入時の誤動作防止回路 | |
| SU974581A1 (ru) | Таймер | |
| JPH0526950Y2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |