JPH0585991B2 - - Google Patents
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- JPH0585991B2 JPH0585991B2 JP59275554A JP27555484A JPH0585991B2 JP H0585991 B2 JPH0585991 B2 JP H0585991B2 JP 59275554 A JP59275554 A JP 59275554A JP 27555484 A JP27555484 A JP 27555484A JP H0585991 B2 JPH0585991 B2 JP H0585991B2
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- JP
- Japan
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- output
- shift register
- stage
- stages
- outputs
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、リフレツシユするワード線をシフト
レジスタで選択するようにしたダイナミツク型の
半導体記憶装置に関し、電源投入時に該シフトレ
ジスタの１ビツトだけが確実にワード線選択出力
を生じるようにしようとするものである。
レジスタで選択するようにしたダイナミツク型の
半導体記憶装置に関し、電源投入時に該シフトレ
ジスタの１ビツトだけが確実にワード線選択出力
を生じるようにしようとするものである。
ダイナミツク型のRAM（ランダムアクセスメ
モリ）は、セル情報の消失を避けるために定期的
なリフレツシユを必要とする。リフレツシユはメ
モリの全ワード線を１本ずつ逐次選択し、選択ワ
ード線に属する全メモリセルをリフレツシユす
る、即ちデータ１，０に対応するセル蓄積電荷を
書込み時の正しい値に戻す、という方法で行なわ
れる。リフレツシユするワード線を選択するのに
従来はアドレスカウンタを用い、クロツクを計数
する該カウンタに逐次ワード線を選択するアドレ
スを発生させ、これをワード線の通常アクセス系
に入力するという方法をとつている。しかしこれ
では動作が複雑になるという欠点がある。
モリ）は、セル情報の消失を避けるために定期的
なリフレツシユを必要とする。リフレツシユはメ
モリの全ワード線を１本ずつ逐次選択し、選択ワ
ード線に属する全メモリセルをリフレツシユす
る、即ちデータ１，０に対応するセル蓄積電荷を
書込み時の正しい値に戻す、という方法で行なわ
れる。リフレツシユするワード線を選択するのに
従来はアドレスカウンタを用い、クロツクを計数
する該カウンタに逐次ワード線を選択するアドレ
スを発生させ、これをワード線の通常アクセス系
に入力するという方法をとつている。しかしこれ
では動作が複雑になるという欠点がある。
第４図はこの点を改善したダイナミツクRAM
の概略図で、リフレツシユ専用のワードラインド
ライバ部１と、該ドライバ部で選択するワード線
を順番に指示するシフトレジスタ部２を備える。
３は複数本のワード線WLと複数本のビツト線
BLの各交点にダイナミツク型のメモリセルMC
（図示の例は１トランジスタ１キヤパシタ型）を
接続したメモリセルアレイ、４は通常アクセス用
のワードラインドライバ部、５は通常アクセス用
の外部アドレスＡ，（アドレスバツフアを経た
もの）をデコードしてドライバ部４に１本のワー
ド線WLを選択させるNOR（ノア）ゲート部であ
る。２つのドライバ部１，４は同時に動作しない
ように排他的な信号WDR，WDAによつて動作
時期が制御される。
の概略図で、リフレツシユ専用のワードラインド
ライバ部１と、該ドライバ部で選択するワード線
を順番に指示するシフトレジスタ部２を備える。
３は複数本のワード線WLと複数本のビツト線
BLの各交点にダイナミツク型のメモリセルMC
（図示の例は１トランジスタ１キヤパシタ型）を
接続したメモリセルアレイ、４は通常アクセス用
のワードラインドライバ部、５は通常アクセス用
の外部アドレスＡ，（アドレスバツフアを経た
もの）をデコードしてドライバ部４に１本のワー
ド線WLを選択させるNOR（ノア）ゲート部であ
る。２つのドライバ部１，４は同時に動作しない
ように排他的な信号WDR，WDAによつて動作
時期が制御される。
シフトレジスタ部２はワード線WLの本数と同
じ段数を有し、１つのみ１で残りは０のデータを
保持しかつこれらを循環させて、該データ１でワ
ード線を順次選択する、詳しくは該データ１の出
力がドライバ部１を介して当該ワード線を順次選
択レベルにする。第５図はこのシフトレジスタ部
２の具体例で、２１，２２，２３，……はその各
段である。各段のシフトレジスタ２１，２２，２
３，……はそれぞれ３個のトランジスタQi1〜Qi3
と１個の容量Ci1（ｉ＝１，２，３，……）からな
る簡単な構成で、２つのクロツクφ0，φ1を受け
て動作する。クロツクφ0，φ1は互いに逆相で、
一方がＨ（電源Vcc）レベルのとき他方はＬ（電源
Vss−2Vth）レベルである。
じ段数を有し、１つのみ１で残りは０のデータを
保持しかつこれらを循環させて、該データ１でワ
ード線を順次選択する、詳しくは該データ１の出
力がドライバ部１を介して当該ワード線を順次選
択レベルにする。第５図はこのシフトレジスタ部
２の具体例で、２１，２２，２３，……はその各
段である。各段のシフトレジスタ２１，２２，２
３，……はそれぞれ３個のトランジスタQi1〜Qi3
と１個の容量Ci1（ｉ＝１，２，３，……）からな
る簡単な構成で、２つのクロツクφ0，φ1を受け
て動作する。クロツクφ0，φ1は互いに逆相で、
一方がＨ（電源Vcc）レベルのとき他方はＬ（電源
Vss−2Vth）レベルである。
シフトレジスタ段２２を中心に動作を説明する
と、前段２１の出力N12がＨレベルのときにクロ
ツクφ0がVccまで上昇するとトランジスタQ21が
オンしてノードN21をＨ（ハイ）レベルにする。
その後クロツクφ0がVss＋2Vth（Vthは各トラン
ジスタのスレツシヨルド電圧）まで低下するとト
ランジスタQ21はオフになつてノードN21はＨレ
ベルを保ち、またクロツクφ1がVccへ上るのでト
ランジスタQ22がオンしてノードN22をＨレベル
にしかつ容量C21をチヤージアツプする。容量C21
の電圧がVth以上になればトランジスタQ23はオ
ンになり、トランジスタQ23がオンすると前段の
容量C11の電荷を放電し、ノードN12のレベルを
低下させる。このノードN12のレベルがVss＋
Vthまで低下すると、クロツクφ0がVss＋2Vthま
で低下すると、クロツクφ0がVss＋2Vthである
ためトランジスタQ21が再度オンし、ノードN21
の電荷をトランジスタQ23を通して放電する。こ
の結果、トランジスタQ22はオフとなり、ノード
N22がＨ、ノードN12はＬとなつて１シフト動作
が完了する。つまり、前段の容量C11が放電して
情報０になると共に、自段の容量C21が放電され
て情報１になり、情報１がレジスタの１段だけに
シフトする。以下これを繰り返し、情報１は各段
を次々とシフトされて行き、ワード線を逐次選択
する。
と、前段２１の出力N12がＨレベルのときにクロ
ツクφ0がVccまで上昇するとトランジスタQ21が
オンしてノードN21をＨ（ハイ）レベルにする。
その後クロツクφ0がVss＋2Vth（Vthは各トラン
ジスタのスレツシヨルド電圧）まで低下するとト
ランジスタQ21はオフになつてノードN21はＨレ
ベルを保ち、またクロツクφ1がVccへ上るのでト
ランジスタQ22がオンしてノードN22をＨレベル
にしかつ容量C21をチヤージアツプする。容量C21
の電圧がVth以上になればトランジスタQ23はオ
ンになり、トランジスタQ23がオンすると前段の
容量C11の電荷を放電し、ノードN12のレベルを
低下させる。このノードN12のレベルがVss＋
Vthまで低下すると、クロツクφ0がVss＋2Vthま
で低下すると、クロツクφ0がVss＋2Vthである
ためトランジスタQ21が再度オンし、ノードN21
の電荷をトランジスタQ23を通して放電する。こ
の結果、トランジスタQ22はオフとなり、ノード
N22がＨ、ノードN12はＬとなつて１シフト動作
が完了する。つまり、前段の容量C11が放電して
情報０になると共に、自段の容量C21が放電され
て情報１になり、情報１がレジスタの１段だけに
シフトする。以下これを繰り返し、情報１は各段
を次々とシフトされて行き、ワード線を逐次選択
する。
なお上述のようにシフトサイクルの後半（φ0
＝Vss＋2Vth，φ1＝Vcc）でノードN22はＨにな
るが、これは後段のシフトレジスタ２３に書込ま
れることはない。即ち、このときクロツクφ0は
ＬであるからトランジスタQ31はオフであり、ノ
ードN31はＬ、従つてトランジスタQ32はオフで、
容量C31は充電されない。但し、この動作はシフ
トレジスタ２２の前サイクルの出力N22が０であ
ることが前提である。
＝Vss＋2Vth，φ1＝Vcc）でノードN22はＨにな
るが、これは後段のシフトレジスタ２３に書込ま
れることはない。即ち、このときクロツクφ0は
ＬであるからトランジスタQ31はオフであり、ノ
ードN31はＬ、従つてトランジスタQ32はオフで、
容量C31は充電されない。但し、この動作はシフ
トレジスタ２２の前サイクルの出力N22が０であ
ることが前提である。
上述したシフトレジスタ部２は各段の構成が簡
単であるため、集積化に際し狭いワード線ピツチ
の間にレイアウトできる利点を有する。ところで
このシフトレジスタが保持するデータの２ビツト
以上に１が含まれていると、ワード線が多重選択
されてセル情報を崩壊してしまう。また１が全く
含まれていない即ちオール０であるとワード線は
選択されず、リフレツシユは行なわれない。一般
に電源投入時のシフトレジスタ各段の状態は不定
であつて、複数ビツトに１が生ずることは十分あ
り得ることであり、またオール０となる恐れもな
しとはしない。本発明はかゝる点を改善しようと
するもので、シフトレジスタにセツトアツプ回路
を設けて１ビツトだけがまた１ビツトは必らず１
（選択レベル）になるようにしようとするもので
ある。
単であるため、集積化に際し狭いワード線ピツチ
の間にレイアウトできる利点を有する。ところで
このシフトレジスタが保持するデータの２ビツト
以上に１が含まれていると、ワード線が多重選択
されてセル情報を崩壊してしまう。また１が全く
含まれていない即ちオール０であるとワード線は
選択されず、リフレツシユは行なわれない。一般
に電源投入時のシフトレジスタ各段の状態は不定
であつて、複数ビツトに１が生ずることは十分あ
り得ることであり、またオール０となる恐れもな
しとはしない。本発明はかゝる点を改善しようと
するもので、シフトレジスタにセツトアツプ回路
を設けて１ビツトだけがまた１ビツトは必らず１
（選択レベル）になるようにしようとするもので
ある。
本発明は、シフトレジスタに１つのみ１で残り
は０のデータを保持させかつそれを循環させて、
該データ１による“１”出力でワード線を順次選
択しリフレツシユを行なうダイナミツク型半導体
記憶装置において、該シフトレジスタの特定段の
出力が“１”出力であるとき残りの段の出力を全
て“０”出力にし、かつ該シフトレジスタの全段
の出力が“０”出力であるとき特定段の出力を
“１”出力にするセツトアツプ回路を設け、該シ
フトレジスタの段数分の回数だけシフト動作を繰
り返すことによつて、複数の該シフトレジスタの
うち唯一のシフトレジスタに１のデータを保持さ
せ、残りのすべてのシフトレジスタに０のデータ
を保持させる機能をもつことを特徴とするもので
ある。
は０のデータを保持させかつそれを循環させて、
該データ１による“１”出力でワード線を順次選
択しリフレツシユを行なうダイナミツク型半導体
記憶装置において、該シフトレジスタの特定段の
出力が“１”出力であるとき残りの段の出力を全
て“０”出力にし、かつ該シフトレジスタの全段
の出力が“０”出力であるとき特定段の出力を
“１”出力にするセツトアツプ回路を設け、該シ
フトレジスタの段数分の回数だけシフト動作を繰
り返すことによつて、複数の該シフトレジスタの
うち唯一のシフトレジスタに１のデータを保持さ
せ、残りのすべてのシフトレジスタに０のデータ
を保持させる機能をもつことを特徴とするもので
ある。
シフトレジスタの特定段の出力がワード線を選
択する“１”出力であるとき残りの段の出力を全
てワード線非選択の“０”出力にすれば、ワード
線多重選択を避けることができ、また全段の出力
が“０”のとき特定段出力を“１”にする回路を
設ければ全ワード線非選択、リフレツシユせず、
を回避することができる。以下、図面を参照しな
がらこれを詳細に説明する。
択する“１”出力であるとき残りの段の出力を全
てワード線非選択の“０”出力にすれば、ワード
線多重選択を避けることができ、また全段の出力
が“０”のとき特定段出力を“１”にする回路を
設ければ全ワード線非選択、リフレツシユせず、
を回避することができる。以下、図面を参照しな
がらこれを詳細に説明する。
第１図は本発明の概要を示すブロツク図で、第
４図の構成にセツトアツフ回路６を付加したもの
である。第２図はこのセツトアツプ回路６の主要
構成を示す詳細図で、ワード線がWL0〜WL511
まで計512本あるセルアレイ３を例としている。
このワード線数に対応するようにワードラインド
ライバ部１とシフトレジスタ部２も512段構成で
ある（WDはワードドライバの各段、SRはシフ
トレジスタの各段を示す）。セツトアツプ回路６
は特定段、例えばSR0の出力が１（選択レベル）
であると、それをリセツト信号RSTとして残り
の段SR1〜SR511を全てリセツトし、それらの出
力を０（非選択レベル）にする。またこのセツト
アツプ回路６はシフトレジスタ２の全段が０出力
のときは、特定段SR0の出力を１にする。前者の
機能は特定段SR0の出力が１になる度に繰り返さ
れてよく、従つてこの機能は付加したまゝでよ
い。後者の機能は、シフトレジスタの全段の出力
が０ということは電源投入時などの特殊な状態で
のみ有り得、正常状態では有り得ないから、やは
り付加したまゝでよい。
４図の構成にセツトアツフ回路６を付加したもの
である。第２図はこのセツトアツプ回路６の主要
構成を示す詳細図で、ワード線がWL0〜WL511
まで計512本あるセルアレイ３を例としている。
このワード線数に対応するようにワードラインド
ライバ部１とシフトレジスタ部２も512段構成で
ある（WDはワードドライバの各段、SRはシフ
トレジスタの各段を示す）。セツトアツプ回路６
は特定段、例えばSR0の出力が１（選択レベル）
であると、それをリセツト信号RSTとして残り
の段SR1〜SR511を全てリセツトし、それらの出
力を０（非選択レベル）にする。またこのセツト
アツプ回路６はシフトレジスタ２の全段が０出力
のときは、特定段SR0の出力を１にする。前者の
機能は特定段SR0の出力が１になる度に繰り返さ
れてよく、従つてこの機能は付加したまゝでよ
い。後者の機能は、シフトレジスタの全段の出力
が０ということは電源投入時などの特殊な状態で
のみ有り得、正常状態では有り得ないから、やは
り付加したまゝでよい。
第３図は第５図の構成のシフトレジスタに適用
した本発明の一実施例である。本例のシフトレジ
スタ２は64段であり、N002〜N632が各段SR00〜
SR63の出力である。最終段SR63の出力N632は初
段SR00の入力に帰還され、リングカウンタ構造
になつている。セツトアツプ回路６はリセツト部
６１と選択レベル発生部６２とからなり、リセツ
ト部６１は第２図で示したように特定段SR00の
出力N002が１であるとトランジスタQ014〜Q634を
オンにして残りの段SR01〜SR63の出力N012〜
N632を全て０にする。具体的にはトランジスタ
Q014〜Q634で第５図に示す容量C11，C21，……の
電荷を強制的に引抜くということである。
した本発明の一実施例である。本例のシフトレジ
スタ２は64段であり、N002〜N632が各段SR00〜
SR63の出力である。最終段SR63の出力N632は初
段SR00の入力に帰還され、リングカウンタ構造
になつている。セツトアツプ回路６はリセツト部
６１と選択レベル発生部６２とからなり、リセツ
ト部６１は第２図で示したように特定段SR00の
出力N002が１であるとトランジスタQ014〜Q634を
オンにして残りの段SR01〜SR63の出力N012〜
N632を全て０にする。具体的にはトランジスタ
Q014〜Q634で第５図に示す容量C11，C21，……の
電荷を強制的に引抜くということである。
これに対し選択レベル発生回路６２はシフトレ
ジスタ２の全出力N002〜N632がオール０のとき
初段SR00の出力N002も０になる事態を未然に防
止するものである。即ち、初段を除く出力N012
〜N632が全て０になると、トランジスタQA1を負
荷とするNORゲートのトランジスタQ015〜Q635
が全てオフとなり、出力N1がＨになる。トラン
ジスタQA2，QA3はこの出力N1を反転するインバ
ータを構成し、その反転出力N2とNORゲート出
力N1で出力段のプツシユプル・トランジスタ
QA4，QA5を駆動する。従つて、NORゲート出力
N1がＨになると選択レベル発生回路６２の出力
GENはＨとなり、初段SR00の出力N002を強制的
に１にする。具体例には第５図の容量（例えば
C11）とトランジスタQA4を通して強制的にチヤ
ージアツプするということである。なおこのとき
トランジスタQ014〜Q634がオンになるから、初段
以外の全段は出力０にされる。
ジスタ２の全出力N002〜N632がオール０のとき
初段SR00の出力N002も０になる事態を未然に防
止するものである。即ち、初段を除く出力N012
〜N632が全て０になると、トランジスタQA1を負
荷とするNORゲートのトランジスタQ015〜Q635
が全てオフとなり、出力N1がＨになる。トラン
ジスタQA2，QA3はこの出力N1を反転するインバ
ータを構成し、その反転出力N2とNORゲート出
力N1で出力段のプツシユプル・トランジスタ
QA4，QA5を駆動する。従つて、NORゲート出力
N1がＨになると選択レベル発生回路６２の出力
GENはＨとなり、初段SR00の出力N002を強制的
に１にする。具体例には第５図の容量（例えば
C11）とトランジスタQA4を通して強制的にチヤ
ージアツプするということである。なおこのとき
トランジスタQ014〜Q634がオンになるから、初段
以外の全段は出力０にされる。
電源投入時に初段SR00の出力N002が１になる
とは限らないが、電源が立上るとシフト動作が開
始するから、いずれかの段の出力が１になりやが
て初段出力N002が１になり、回路６１が動作す
る。これまでは複数段の出力が１という状態があ
り得るが、まだこのときはRAMにデータが書込
まれていないので問題ない。
とは限らないが、電源が立上るとシフト動作が開
始するから、いずれかの段の出力が１になりやが
て初段出力N002が１になり、回路６１が動作す
る。これまでは複数段の出力が１という状態があ
り得るが、まだこのときはRAMにデータが書込
まれていないので問題ない。
以上述べたように本発明によれば、電源投入時
にリフレツシユ用のシフトレジスタのその内容が
１ビツトだけ選択レベルとなるように自動的にセ
ツトアツプされるので、その後のリフレツシユ動
作でワード線の多重選択に起因するセル情報の破
壊が未然に防止され、またシフトレジスタの保持
データがオール０でワード線が選択されずリフレ
ツシユが行なわれないという様なことがない。
にリフレツシユ用のシフトレジスタのその内容が
１ビツトだけ選択レベルとなるように自動的にセ
ツトアツプされるので、その後のリフレツシユ動
作でワード線の多重選択に起因するセル情報の破
壊が未然に防止され、またシフトレジスタの保持
データがオール０でワード線が選択されずリフレ
ツシユが行なわれないという様なことがない。
第１図は本発明の概要を示すブロツク図、第２
図はその動作原理の説明図、第３図は本発明の一
実施例を示す回路図、第４図は従来のダイナミツ
クRAMの一例を示す概略ブロツク図、第５図は
そのシフトレジスタの回路図である。 図中、１はリフレツシユ用のワードラインドラ
イバ部、２はシフトレジスタ部、３はメモリセル
アレイ、６はセツトアツプ回路、６１はリセツト
部、６２は選択レベル発生部である。
図はその動作原理の説明図、第３図は本発明の一
実施例を示す回路図、第４図は従来のダイナミツ
クRAMの一例を示す概略ブロツク図、第５図は
そのシフトレジスタの回路図である。 図中、１はリフレツシユ用のワードラインドラ
イバ部、２はシフトレジスタ部、３はメモリセル
アレイ、６はセツトアツプ回路、６１はリセツト
部、６２は選択レベル発生部である。
Claims (1)
- 【特許請求の範囲】 １ シフトレジスタに１つのみ１で残りは０のデ
ータを保持させかつそれを循環させて、該データ
１による“１”出力でワード線を順次選択しリフ
レツシユを行なうダイナミツク型半導体記憶装置
において、 該シフトレジスタの特定段の出力が“１”出力
であるとき残りの段の出力を全て“０”出力に
し、 かつ該シフトレジスタの全段の出力が“０”出
力であるとき特定段の出力を“１”出力にするセ
ツトアツプ回路を設け、 該シフトレジスタの段数分の回数だけシフト動
作を繰り返すことによつて、複数の該シフトレジ
スタのうち唯一のシフトレジスタに１のデータを
保持させ、残りのすべてのシフトレジスタに０の
データを保持させる機能を具備する ことを特徴とするダイナミツク型半導体記憶装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59275554A JPS61150189A (ja) | 1984-12-25 | 1984-12-25 | ダイナミツク型半導体記憶装置 |
| EP19850116206 EP0188769A2 (en) | 1984-12-25 | 1985-12-20 | Dynamic type semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59275554A JPS61150189A (ja) | 1984-12-25 | 1984-12-25 | ダイナミツク型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61150189A JPS61150189A (ja) | 1986-07-08 |
| JPH0585991B2 true JPH0585991B2 (ja) | 1993-12-09 |
Family
ID=17557064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59275554A Granted JPS61150189A (ja) | 1984-12-25 | 1984-12-25 | ダイナミツク型半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0188769A2 (ja) |
| JP (1) | JPS61150189A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000019444A1 (de) * | 1998-09-30 | 2000-04-06 | Infineon Technologies Ag | Single-port speicherzelle |
| JP4381013B2 (ja) * | 2003-03-17 | 2009-12-09 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| US11909397B2 (en) * | 2018-10-25 | 2024-02-20 | Semiconductor Energy Laboratory Co., Ltd. | Detecting device and semiconductor device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028235A (ja) * | 1973-07-11 | 1975-03-22 |
-
1984
- 1984-12-25 JP JP59275554A patent/JPS61150189A/ja active Granted
-
1985
- 1985-12-20 EP EP19850116206 patent/EP0188769A2/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0188769A2 (en) | 1986-07-30 |
| JPS61150189A (ja) | 1986-07-08 |
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