JPH0586075B2 - - Google Patents

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JPH0586075B2
JPH0586075B2 JP61230723A JP23072386A JPH0586075B2 JP H0586075 B2 JPH0586075 B2 JP H0586075B2 JP 61230723 A JP61230723 A JP 61230723A JP 23072386 A JP23072386 A JP 23072386A JP H0586075 B2 JPH0586075 B2 JP H0586075B2
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JP
Japan
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gate electrode
region
floating gate
semiconductor
mos transistor
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JP61230723A
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JPS6384168A (ja
Inventor
Hideo Kato
Hiroshi Iwahashi
Masamichi Asano
Shinichi Kikuchi
Akira Narita
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Toshiba Corp
Toshiba Electronics Engineering Corp
Toshiba Information and Control Systems Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
Toshiba Information and Control Systems Corp
Toshiba Material Engineering Co Ltd
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Publication date
Application filed by Toshiba Corp, Toshiba Microelectronics Corp, Toshiba Information and Control Systems Corp, Toshiba Material Engineering Co Ltd filed Critical Toshiba Corp
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Priority to KR1019870009203A priority patent/KR900007099B1/ko
Priority to US07/094,458 priority patent/US4794562A/en
Publication of JPS6384168A publication Critical patent/JPS6384168A/ja
Publication of JPH0586075B2 publication Critical patent/JPH0586075B2/ja
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/681—Floating-gate IGFETs having only two programming levels
    • H10D30/683—Floating-gate IGFETs having only two programming levels programmed by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
    • H10P76/40—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials
    • H10P76/408—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials characterised by their sizes, orientations, dispositions, behaviours or shapes
    • H10P76/4085—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials characterised by their sizes, orientations, dispositions, behaviours or shapes characterised by the processes involved to create the masks

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  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、データが電気的に書き換え可能で
あり、記憶されたデータを半永久的に保持する不
揮発性半導体記憶装置に関する。
（従来の技術） 浮遊ゲート電極及び制御ゲート電極の二重ゲー
ト構造を持つMOSトランジスタを用いた、電気
的にデータの書込み及び消去が可能な不揮発性半
導体記憶装置が良く知られている。
第３図はこの種の記憶装置の１ビツト分のメモ
リセルの等価回路図である。このメモリセルはデ
ータ記憶用MOSトランジスタCTと、これに直列
接続された選択用MOSトランジスタSGとで構成
されている。そして、データ記憶用MOSトラン
ジスタCTのドレイン領域と浮遊ゲート電極の一
部とは、100Å程度というように極めて薄くされ
たシリコン酸化膜を介して重なり合つている。
このような構成のメモリセルにおけるデータの
書き込みは、100Å程度というように極めて薄く
された上記シリコン酸化膜を介して、フアウラ・
ノルドハイムのトンネル効果により電子をドレイ
ン領域から浮遊ゲート電極に注入することにより
行われ、消去はこの逆に浮遊ゲート電極から上記
シリコン酸化膜を介してドレイン領域に放出する
ことにより行われる。すなわち、電子の注入は、
データ記憶用MOSトランジスタCTの制御ゲート
電極を高電位に設定し、制御ゲート電極と浮遊ゲ
ート電極との間の容量結合によつて浮遊ゲート電
極の電位を上昇させ、トンネル効果により上記シ
リコン酸化膜を通してドレイン領域から浮遊ゲー
ト電極に電子を移動させることにより行われる。
他方、浮遊ゲート電極からの電子の放出は、選択
用MOSトランジスタSGのドレイン領域に高電位
を印加しかつゲート電極を高電位に設定してデー
タ記憶用MOSトランジスタCTのドレイン領域に
高電位を出力させ、この状態でデータ記憶用
MOSトランジスタCTの制御ゲート電極をアース
電位（OV）に設定し、トンネル効果により上記
シリコン酸化膜を通して浮遊ゲート電極からドレ
イン領域に電子を移動させることにより行われ
る。
このメモリセルでは、電子の注入時には浮遊ゲ
ート電極の電位を高くする程、短時間で注入を行
なうことができ、電子の放出時には浮遊ゲート電
極の電位を低くする程、短時間で放出を行なうこ
とができる。そこで、浮遊ゲート電極の電位を十
分に高くしたり、低くしたりするためには、浮遊
ゲート電極と制御ゲート電極との間の容量結合を
できるだけ大きくする必要がある。これには、浮
遊ゲート電極と制御ゲート電極とが重なり合つて
いる部分の面積を可能な限り大きくすることが重
要である。
第４図は、浮遊ゲート電極と制御ゲート電極と
の重なり合つている部分の面積を十分に取ること
でき、かつメモリセル自体の占有面積が小さく、
高集積化が可能な従来のメモリセルの構成を示す
図であり、第４図ａはパターン平面図、第４図ｂ
は同図ａのＡ−A′線に沿つた断面図である。こ
のメモリセルでは、前記選択用MOSトランジス
タSGのソース領域及びデータ記憶用MOSトラン
ジスタCTのドレイン領域が、Ｐ型半導体基板３
０上に連続して形成されたN+型領域３１及び３
２で構成されている。そして、N+型領域３２上
の一部にはデータの書込み時及び消去時に電子の
通り道となる100Å程度の極く薄いシリコン酸化
膜３３が形成されており、それぞれ多結晶シリコ
ン層で構成された浮遊ゲート電極３４及び制御ゲ
ート電極３５はデータ記憶用MOSトランジスタ
CTのチヤネル領域３６上からこのシリコン酸化
膜３３上に延長するように形成されている。ま
た、選択用MOSトランジスタSGのチヤネル領域
３７上にはゲート電極３８が形成されている。な
お、第４図において、N+型領域４０は選択用
MOSトランジスタSGのドレイン領域となるもの
であり、N+型領域４１はデータ記憶用MOSトラ
ンジスタCTのソース領域及び複数のセル内のデ
ータ記憶用MOSトランジスタのソース領域相互
を接続する配線を構成しており、各ゲート電極の
下部には上記シリコン酸化膜３３よりも十分に厚
い、例えば数百Å程度の膜厚のシリコン酸化膜が
形成されている。
上記のようなメモリセルを製造する場合、予め
第４図ａ中の一点鎖線で囲まれた領域に開口部を
有するマスクを用いて、基板３０に対してＮ型不
純物を注入してN+型領域３２を形成しておく。
次に、このN+型領域３２上に100Å程度の極く薄
いシリコン酸化膜３３を、他の領域ではゲート絶
縁膜として使用される膜厚が数百Å程度のシリコ
ン酸化膜を形成した後、データ記憶用MOSトラ
ンジスタCTでは第１層目の多結晶シリコン層か
らなる浮遊ゲート電極３４及び第２層目の多結晶
シリコン層からなる制御ゲート電極３５を形成
し、これと同じ工程で選択用MOSトランジスタ
SGでも第１層目の多結晶シリコン層によるゲー
ト電極３８を形成する。上記各ゲート電極の形成
後は、制御ゲート電極３５及びゲート電極３８を
マスクに基板３０に対してＮ型不純物を注入し
て、選択用MOSトランジスタSGのドレイン領域
となるN+型領域４０、選択用MOSトランジスタ
SGのソース領域となるN+型領域３１、データ記
憶用MOSトランジスタCTのソース領域となる
N+型領域４１をそれぞれ自己整合的に形成する。
このとき、N+型領域３１は予め形成されたN+型
領域３２と接続される。
ところが、浮遊ゲート電極３４を形成する場合
には、N+型領域３２に対して自己整合的に行な
うことができないので、マスク合せずれが発生す
る。そして、このマスク合せずれにより、データ
記憶用MOSトランジスタCTのドレイン領域すな
わちN+型領域３２と浮遊ゲート電極３４との間
の容量結合に差が生じる。つまり、第４図ａにお
いて、N+型領域３２が上方に、かつ浮遊ゲート
電極３４が下方にずれて形成された時には容量結
合は小さくなる。反対に、N+型領域３２が下方
に、浮遊ゲート電極３４が上方にずれて形成され
た時には容量結合は大きくなる。このデータ記憶
用MOSトランジスタCTのドレイン領域と浮遊ゲ
ート電極３４との間の容量結合の値は、ドレイン
領域を高電位に設定して浮遊ゲート電極３４から
電子を放出するときに重要である。なぜなら、ド
レイン領域と浮遊ゲート電極との間の容量結合は
ドレイン領域を高電位に設定したときの浮遊ゲー
ト電位を決定する。従つて、この容量結合の大小
は浮遊ゲート電極からの電子の放出量の大小とな
つてあらわれ、さらにこれは電子の放出後の閾値
電圧のばらつきとなる。
また、第４図のメモリセルでは、データ記憶用
MOSトランジスタCTのソース領域となるN+型
領域４１を制御ゲート電極３５をマスクにして形
成するため、浮遊ゲート電極３４とN+型領域３
２との間のマスク合せずれは、データ記憶用
MOSトランジスタCTのチヤネル長のばらつきと
なつてあらわれる。このようなマスク合せずれは
同一ウエハーでは同一方向に発生する。ところ
が、ウエハーが異なると発生する方向が同じにな
るとは限らない。このため、この結果、ウエハー
毎にメモリセルの特性が異なつてしまう問題があ
る。また、一般に、このようなメモリセルを集積
化し、マトリクス状に配列させるときには、前記
選択用トランジスタSGのドレイン領域及びデー
タ記憶用MOSトランジスタCTのソース領域それ
ぞれを、上下方向で隣接するメモリセルで共有す
るように構成される。このため、上記のようなマ
スクずれは、第４図のメモリセルにおいて、図中
上下方向で隣接するそれぞれ２個のメモリセルの
特性に差を生じさせることになり、集積化には不
向きである。
さらに、第４図のメモリセルを製造する場合、
予めN+型領域３２をイオン注入などの方法によ
り形成した後の種々の熱処理工程により注入イオ
ンの拡散が起り、これがデータ記憶用MOSトラ
ンジスタCTのチヤネル領域３６に達してチヤネ
ル長が短くなるという問題もある。
（発明が解決しようとする問題点） このように第４図に示す従来の記憶装置では、
１ビツト当たりのメモリセルの占有面積が小さく
でき、高集積化を図ることができるが、反面、そ
の構造故に製造時のマスク合せの際にマスクずれ
が発生し易く、このずれによりメモリセルの電気
的特性が大幅にばらつくという問題がある。
この発明は上記のような事情を考慮してなされ
たものであり、その目的は、メモリセルの高集積
化を図ることができ、かつメモリセルの電気的特
性の均一化を図ることができる不揮発性半導体記
憶装置を提供することにある。
［発明の構成］ （問題点を解決するための手段と作用） この発明の不揮発性半導体装置では、 第１導電型の半導体基板上に互いに分離しかつ
直線状となるように配列して形成された第２導電
型の第１、第２及び第３半導体領域と、上記第１
と第２半導体領域相互間の半導体基板上に第１の
ゲート絶縁膜を介して形成された選択用ゲート電
極と、上記第１のゲート絶縁膜よりも十分に薄く
された膜厚を持つ第２のゲート絶縁膜を介して上
記第２半導体領域上に重なるように形成され、か
つ上記第１、第２及び第３半導体領域の配列方向
における上記第２半導体領域の長さを第２半導体
領域の幅としたときにこの第２半導体領域の幅よ
りも短くされた幅を持つ第１の部分及びこの第１
の部分と一体的に形成され、上記第１のゲート絶
縁膜と同等の膜厚を持つ第３のゲート絶縁膜を介
して上記第２と第３半導体領域相互間の半導体基
板上に形成される第２の部分とを有する浮遊ゲー
ト電極と、上記浮遊ゲート電極上に第４のゲート
絶縁膜を介して形成され、上記浮遊ゲート電極と
形状が略等しい制御ゲート電極とを設けるように
している。
このような構成とすることにより、データの書
き込み及び消去時に電子が通過する薄い絶縁膜部
分はデータ記憶用MOSトランジスタのチヤネル
領域の延長線上に位置する。また、データ記憶用
MOSトランジスタの浮遊ゲート電極がソース、
ドレイン、ゲート領域上で二つの部分に分けら
れ、浮遊ゲート電極の第１の部分と第２の部分と
の間に浮遊ゲート電極が設けられない領域が生じ
るために、この浮遊ゲート電極を形成する場合の
マスク合せずれがこの領域で吸収される。
（実施例） 以下、図面を参照してこの発明の実施例を説明
する。
第１図はこの発明の一実施例による不揮発性半
導体記憶装置で使用されるメモリセルの構成を示
す図であり、第１図ａはパターン平面図、第１図
ｂは同図ａのＡ−A′線に沿つた断面図である。
図において、１０は例えばＰ型のシリコン半導体
基板である。この基板１０上にはN+型領域１１，
１２，１３，１４，１５が形成されている。これ
らN+型領域が形成されている領域及び後述する
チヤネル領域１８，１９は一般にSDG領域（ソ
ース、ドレイン、ゲート領域）と呼ばれ、この
SDG領域以外の領域はフイールド領域と呼ばれ
る。図示しないが、フイールド領域の基板１０の
表面上には極めて膜厚が厚いシリコン酸化膜が形
成されている。上記N+型領域１１は前記第３図
中の選択用MOSトランジスタSGのドレイン領域
を構成する。N+型領域１２，１３，１４は選択
用MOSトランジスタSGのソース領域及び前記第
３図中のデータ記憶用MOSトランジスタCTのド
レイン領域を構成するものであり、これらN+型
領域１２，１３，１４は一列に連続して形成され
ている。N+型領域１５は、データ記憶用MOSト
ランジスタCTのソース領域を構成する。
上記N+型領域の表面上の一部には、データの
書込み時及び消去時に電子の通り道となる100Å
程度の極く薄いシリコン酸化膜１６が形成され、
このシリコン酸化膜１６が形成されている領域以
外のN+型領域１３の表面上には数百Å程度の膜
厚のシリコン酸化膜１７が形成されている。な
お、上記シリコン酸化膜１６は後述する浮遊ゲー
ト電極で覆われるものであるが、この実施例では
シリコン酸化膜１６を形成するときのガラスマス
クのパターンがSDG領域において、第１図ａ中
で二点鎖線で示すように浮遊ゲート電極からはみ
出すような縦長の形状に形成される。さらに、上
記N+型領域１１と１２の相互間の基板１０の表
面領域である前記選択用MOSトランジスタSGの
チヤネル領域１８上及びN+型領域１４と１５の
相互間の基板１０表面領域である前記データ記憶
用MOSトランジスタCTのチヤネル領域１９上に
もそれぞれゲート絶縁膜として作用する数百Å程
度の膜厚のシリコン酸化膜１７が形成されてい
る。さらに、上記N+型領域１３上に形成された
シリコン酸化膜１６，１７上及びチヤネル領域１
９上に形成されたシリコン酸化膜１７上には、第
１層目の多結晶シリコン層からなる浮遊ゲート電
極２０が連続して形成される。この浮遊ゲート電
極２０は中央部が欠落した平面パターン形状にさ
れている。すなわち、SDG領域において、この
浮遊ゲート電極２０は第１の部分２０Ａと第２の
部分２０Ｂとに分離された形状にされ、第１の部
分２０Ａと第２の部分２０ＢとはSDG領域以外
のフイールド領域上で浮遊ゲート電極２０自体で
接続されてる。さらに、選択用MOSトランジス
タSGのチヤネル領域１８上に形成されているシ
リコン酸化膜１７上には、第１層目の多結晶シリ
コン層からなるゲート電極２１が形成される。図
中、横方向に配列されている複数の浮遊ゲート電
極２０上には、数百Å程度の膜厚のシリコン酸化
膜２２を介し、第２層目の多結晶シリコン層から
なる制御ゲート電極２３が連続的に形成される。
この制御ゲート電極２３の平面パターン形状は、
各メモリセルにおいてドレイン、ソースの配列方
向に対して浮遊ゲート電極２０とほぼ等しくされ
る。また、上記ゲート電極２１上には、上記シリ
コン酸化膜２２を介して、第２層目の多結晶シリ
コン層からなるゲート電極２４が形成される。こ
こで、選択用MOSトランジスタSGでは、図示し
ない所定の位置で下層のゲート電極２１と上層の
ゲート電極２４とが電気的に接続され、下層のゲ
ート電極２１が実質上のゲート電極として作用す
るように構成される。すなわち、上記のような構
成のメモリセルでは、N+型領域１１と、一体的
に形成されたN+型領域１２，１３，１４と、N+
型領域１５とが互いに分離しかつ直線状となるよ
うに配列して形成されており、一体的に形成され
たN+型領域１２，１３，１４の領域１１，１２，
１３，１４及び１５の配列方向における長さを
N+型領域１２，１３，１４の幅としたときにこ
の領域１２，１３，１４の幅に比べて浮〓ゲート
電極２０の第１の部分２０Ａの幅が短くされてい
る。
ところで、上記のようなメモリセルを製造する
場合には、予め第１図ａ中の一点鎖線で囲まれた
領域に開口部を有するマスクを用いて基板１０に
対してＮ型不純物を注入して前記N+型領域１３
を形成しておく。そして、このN+型領域１３上
の一部に100Å程度の極く薄いシリコン酸化膜１
６を形成し、他の領域では数百Å程度のシリコン
酸化膜１７を形成した後、全面に第１層目の多結
晶シリコン層を堆積する。そして、次にこの第１
層目の多結晶シリコン層を各セルの浮遊ゲート電
極として分離するため、第１図ａ中の破線部分を
選択的に除去し、さらにこの上に膜厚が数百Å程
度のシリコン酸化膜２２を形成し、次に第２層目
の多結晶シリコン層を堆積した後、所定のマスク
を用いて第２層目の多結晶シリコン層、その下層
のシリコン酸化膜２２、さらにその下層の第１層
目の多結晶シリコン層を連続的に選択エツチング
することにより、上記浮遊ゲート電極２０と制御
ゲート電極２３及び２層のゲート電極２１と２４
それぞれを自己整合的に形成する。
ところで、選択用MOSトランジスタSGでゲー
ト電極を２層構造にし、両電極を接続して使用す
る理由は、データ記憶用MOSトランジスタCTと
選択用MOSトランジスタSGにおけるゲート電極
の製造工程を同一にして工程の簡略化を図るため
である。
この後は制御ゲート電極２３及びゲート電極２
４をマスクに基板１０に対してＮ型不純物を注入
して、前記N+型領域１１，１２，１４，１５そ
れぞれ自己整合的に形成する。このとき、N+型
領域１２と１４は予め形成されているN+型領域
１３と接続される。
ところで、従来例のところでも説明したよう
に、浮遊ゲート電極２０はN+型領域１３に対し
て自己整合的に形成することができないので、両
者間にはマスク合せずれが発生する。ところが、
この実施例装置では、このようなマスク合せずれ
が発生してもデータ記憶用MOSトランジスタCT
のドレイン領域すなわちN+型領域１２，１３，
１４と浮遊ゲート電極２０との間には容量結合に
差は生じない。例えば、第１図ａにおいて、N+
型領域１３が上方に、かつ浮遊ゲート電極２０の
第１の部分２０Ａが下方にずれて形成されたとし
ても、ドレイン領域と浮遊ゲート電極２０の第１
の部分２０Ａとの重なり合う面積は一定になる。
これとは反対にN+型領域１３が下方に、浮遊ゲ
ート電極２０の第１の部分２０Ａが上方にずれて
形成された場合にも、ドレイン領域と第１の部分
２０Ａとの重なり合う面積は一定になる。すなわ
ち、マスク合せずれは浮遊ゲート電極２０の第１
の部分２０Ａと第２の部分２０Ｂとの間の、浮遊
ゲート電極２０が存在していない部分で吸収され
る。このため、このマスク合せずれにより、各メ
モリセル間で、データ記憶用MOSトランジスタ
CTのドレイン領域と浮遊ゲート電極２０との間
の容量結合の差は生じない。従つて、浮遊ゲート
電極２０からの電子の放出量は一定にされ、各メ
モリセルにおける電子の放出後の閾値電圧のばら
つきも発生しない。
また、データ記憶用MOSトランジスタCTのド
レイン領域の一部となるN+型領域１４及びソー
ス領域となるN+型領域１５を、浮遊ゲート電極
２０及び制御ゲート電極２３をマスクに形成する
ことができるため、チャネル領域１９のチヤネル
長のばらつきは発生しない。この結果、ウエハー
毎及びセル毎にメモリセルの特性を一致させるこ
とが可能である。
さらに、第１図のメモリセルを製造する場合、
予めN+型領域１３をイオン注入などの方法によ
り形成した後、種々の熱処理工程による注入イオ
ンの拡散が生じても、データ記憶用MOSトラン
ジスタCTのチャネル領域１９との間にはN+型領
域１４が存在しているので、拡散イオンがチャネ
ル領域１９にまで拡散されてチヤネル長が短くな
るという恐れは発生しない。これにより、N+型
領域１３を形成する際の伸びに注意を払う必要が
なくなる。
第２図はこの発明の他の実施例による不揮発性
半導体記憶装置で使用されるメモリセルの構成を
示す図であり、第２図ａはパターン平面図、第２
図ｂは同図ａのＡ−A′線に沿つた断面図である。
この実施例のものが前記第１図のセルと異なつて
いるところは、前記シリコン酸化膜１６がSDG
領域において浮遊ゲート電極２０の第１の部分２
０Ａからはみ出さないような形状にされている点
である。
第１図のセルを形成する場合、膜厚が極めて薄
いシリコン酸化膜１６が浮遊ゲート電極２０から
はみ出して形成されるため、自己整合プロセスに
より前記第１層目及び第２層目の多結晶シリコン
層を選択エツチングする際に、浮遊ゲート電極２
０からはみ出している部分のシリコン酸化膜１６
も同時にエツチングされる。すると、この部分の
基板１０が削り取られ、この部分で周辺との間に
段差が発生する可能性が大きくなる。ところが、
この実施例の場合には、膜厚が極めて薄いシリコ
ン酸化膜１６が浮遊ゲート２０の内側に形成され
るため、このような段差が発生する可能性を小さ
くすることができる。
なお、上記実施例では、SDG領域の左右のフ
イールド領域で、浮遊ゲートが接続されている
が、これはどちらかの一方で接続するようにして
もよく、また、一部がSDG領域の上で接続され
ていなくてもよい。さらに、N+型領域１３は、
他のN+型領域１１，１２，１４，１５とは必ず
しも同一の不純物濃度である必要はない。例え
ば、第１図において、選択用MOSトランジスタ
SGのドレイン側のN+型領域１１がチヤネル領域
側で浅くなるように図示されているのは、ドレイ
ンに高電圧が印加されたとき、ドレインの空乏層
の広がりを大きくし、ドレインとゲートによる電
界を緩めてブレークダウン電圧を高めるためであ
る。この場合にはガラスマスクを用いてN+型不
純物の導入領域を選択している。
［発明の効果］ 以上説明したようにこの発明によれば、メモリ
セルの高集積化を図ることができ、かつメモリセ
ルの電気特性の均一化を図ることができる不揮発
性半導体記憶装置を提供することができる。
【図面の簡単な説明】
第１図ａ及びｂはこの発明の一実施例の構成を
示すものであり、第１図ａはパターン平面図、第
１図ｂは断面図、第２図ａ及びｂはこの発明の他
の実施例の構成を示すものであり、第２図ａはパ
ターン平面図、第２図ｂは断面図、第３図は不揮
発性半導体記憶装置のメモリセルの構成を示す等
価回路図、第４図ａ及びｂは上記メモリセルの従
来の構成を示すものであり、第４図ａはパターン
平面図、第４図ｂは断面図である。 １０……Ｐ型のシリコン半導体基板、１１，１
２，１３，１４，１５……N+型領域、１６……
膜厚の薄いシリコン酸化膜、１７……シリコン酸
化膜、１８……選択用MOSトランジスタのチヤ
ネル領域、１９……データ記憶用MOSトランジ
スタのチヤネル領域、２０……浮遊ゲート電極、
２０Ａ……浮遊ゲート電極の第１の部分、２０Ｂ
……浮遊ゲート電極の第２の部分、２１……ゲー
ト電極、２２……シリコン酸化膜、２３……制御
ゲート電極、２４……ゲート電極、CT……デー
タ記憶用MOSトランジスタ、SG……選択用
MOSトランジスタ。

Claims (1)

  1. 【特許請求の範囲】 １ 第１導電型の半導体基板上に互いに分離しか
    つ直線状となるように配列して形成された第２導
    電型の第１、第２及び第３半導体領域と、 上記第１と第２半導体領域相互間の半導体基板
    上に第１のゲート絶縁膜を介して形成された選択
    用ゲート電極と、 上記第１のゲート絶縁膜よりも十分に薄くされ
    た膜厚を持つ第２のゲート絶縁膜を介して上記第
    ２半導体領域上に重なるように形成され、かつ上
    記第１、第２及び第３半導体領域の配列方向にお
    ける上記第２半導体領域の長さを第２半導体領域
    の幅としたときにこの第２半導体領域の幅よりも
    短くされた幅を持つ第１の部分及びこの第１の部
    分と一体的に形成され、上記第１のゲート絶縁膜
    と同等の膜厚を持つ第３のゲート絶縁膜を介して
    上記第２と第３半導体領域相互間の半導体基板上
    に形成される第２の部分とを有する浮遊ゲート電
    極と、 上記浮遊ゲート電極上に第４のゲート絶縁膜を
    介して形成され、上記浮遊ゲート電極と形状が略
    等しい制御ゲート電極 とを具備したことを特徴とする不揮発性半導体記
    憶装置。
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