JP4981661B2 - 分割チャネルアンチヒューズアレイ構造 - Google Patents

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Description

関連出願の相互参照：本出願は、２００４年５月６日に出願された米国仮出願６０／５６８３１５号の優先権の利益を主張しており、本出願において参照され導入される。
本発明は、一般に不揮発性メモリーセルに関する。さらに詳しくは、本発明は、分割チャネルアンチヒューズトランジスタに関する。
これまでの３０年間、アンチヒューズ技術は、多数の発明者、ＩＣ設計者及び生産者の重大な注意を引き付けてきた。アンチヒューズは、導電性の状態に可変な構造体、換言すれば非導電性から導電性にその状態を変化させる電子装置である。同様に、その二つの状態は、例えば、プログラム電圧又は電流のような電気ストレスに応えて高抵抗及び低抵抗のいずれかになることができる。マイクロエレクトロニクス業界ではアンチヒューズの開発及び応用のための多数の企てがなされてきたが、現在までに最も成功したアンチヒューズの適用は、Ａｃｔｅｌ及びＱｕｉｃｋｌｏｇｉｃ社によって製造されたＦＧＰＡ装置、及びＭｉｃｒｏｎ社によるＤＲＡＭ装置に用いられた冗長性又はオプションプログラムに見られる。
アンチヒューズの開発経過の要約は、以下に米国特許によって明確に説明される。
アンチヒューズ技術の開発は、薄膜形成可能ダイオードＰＲＯＭが開示された米国特許第３，４２３，６４６号にスタートする。この薄膜形成可能ダイオードＰＲＯＭは、縦横の導体線のアレイとして形成され、導体線の間の交差点に薄膜絶縁体（アルミニウム酸化膜）を有している。このようなＮＶＭメモリーは、いくつかの交差点における絶縁体の穿孔を介してプログラムされる。その薄膜形成可能ダイオードは、十分な大きさ及び持続時間の電圧が交差点に印加されて、アルミニウム酸化膜中間層、このアルミニウム酸化膜中間層において時間装置はトンネルダイオードとして作動する、が形成されるまでは、開回路として作動する。
米国特許第３，６３４，９２９号には、金属間半導体アンチヒューズアレイが開示され、そのアンチヒューズは、上方に位置するとともに半導体ダイオードに結合された２本の（Ａｌ）導体線を利用した、薄膜絶縁体コンデンサ（ＡｌＯ２，ＳｉＯ２又はＳｉ３Ｎ４）から構成されている。
ＭＯＳコンデンサ及びＭＯＳスイッチ素子を用いたプログラマブル絶縁体ＲＯＭメモリー構造が、米国特許第４，３２２，８２２号（ＭｃＰｈｅｒｓｏｎ）に示されている。このセルは、埋め込みコンタクトを用いたＭＯＳトランジスタに結合されたゲートを有する
標準ゲート酸化膜オーバー基板コンデンサとして形成される。ＭＯＳスイッチの場合よりも小であることが求められるアンチヒューズコンデンサの酸化膜絶縁破壊電圧を低減するため、コンデンサ領域内にＶ字形のグローブが提案された。コンデンサはポリゲートと接地ｐ型基板との間に形成されるので、破壊電圧はアクセストランジスタを介してコンデンサに印加されなければならなかった。アクセストランジスタのゲート／ドレーンエッジ、及びゲート／ソースエッジは、第２フィールド酸化膜に、チャンネル領域のゲート酸化膜よりもかなり厚く配置され、ゲート／Ｓ−Ｄ絶縁破壊電圧は大きく改善された。
米国特許第４，５０７，７５７号（ＭｃＥｌｒｏｙ）はアバランシェ接合降伏を介してゲート酸化膜絶縁破壊電圧を低下させる方法を提案する。ＭｃＥｌｒｏｙのオリジナルアイデアは、アバランシェ接合降伏を局所的に誘導すると同時に、向上した電子トンネルによって絶縁破壊電圧を低下させるゲートダイオードを用いることを軸に展開するものであったが、実際は、他の及び多分より重要な素子をアンチヒューズ技術に紹介し、具体化させた。（ａ）デュアルゲート酸化膜アンチヒューズ：アンチヒューズ絶縁体よりも厚いアクセストランジスタゲート酸化膜。ＭｃＥｌｒｏｙのデュアルゲート酸化膜プロセスの工程は初めのゲート酸化、より薄いゲート酸化膜用の領域エッチング、及びそれに続くゲート酸化である。この手順は、現在、「Ｉ／Ｏ」及び「１Ｔ」用の標準ＣＭＯＳ技術に用いられている。（ｂ）アクセストランジスタがアンチヒューズ拡散（ドレーン）ノードに結合し、また全てのアンチヒューズゲートが互いに結合された、「コモンゲート」（平面ＤＲＡＭのような）アンチヒューズ結合。これは、ＭｃＰｈｅｒｓｏｎ配置と反対であり、埋め込みコンタクトが除去されるのでより高密度のセルになる。（ｃ）コモンアンチヒューズゲートと外部グラウンドとの間の抵抗を制限すること。（ｄ）２端子アンチヒューズＭＯＳ装置（ハーフトランジスタ）：ＭｃＥｌｒｏｙは２つの端子だけがアンチヒューズコンデンサに必要であると断定した：Ｄ及びＧ。ソースはアンチヒューズプログラム又は操作のためには実際には必要ではなく、活性領域から十分に隔離されることができる。バルク結合はアバランシェ降伏以外のどのような役割も演じることはない。そのため、Ｄ，Ｂ及びＳによって形成される寄生的ｎ−ｐ−ｎ装置のエミッタを順方向にバイアスするように局所的基板電位が増加する場合、ソースの役割はアバランシェ降伏からキャリアを収集することに制限される。
冗長性修復に好適なアンチヒューズは１９８５年に米国特許第４，５４３，５９４号（Ｍｏｈｓｅｎ）で初めて提案された。このような適用には、ＰＲＯＭよりも低密度であることが要求されるので、酸化膜を破壊するために必要な外部高電圧を、アクセストランジスタを介して実際に通過させることなく、供給することは容易であった。Ｍｏｈｓｅｎのアンチヒューズ構造は、ドープ領域の上に形成された薄い酸化膜（５０〜１５０オングストローム ＳｉＯ２）ポリシリコンコンデンサで構成された。Ｍｏｈｓｅｎは、基板からのシリコン又はポリシリコン電極が用いられる場合、その電極からのシリコンが溶融して導体線を提供する絶縁層にピンホールを形成することを信じていた。また、Ｍｏｈｓｅｎのテストデータは、酸化膜層が約１００オングストロームの厚さで１０〜５００μｍ２の領域を有する場合、１２〜１６ボルトの電圧で溶融が起こることを示している。この溶融を引き起こすことが要求されるコンデンサ領域に対する電流は０．１μＡ／μｍ２未満であり、結果として溶融したリンクは約０．５〜２ＫΩの抵抗を有している。一度溶融したリンクは、オープンヒューズに復元される前に、室温で約１秒間、１００ｍＡまでの電流を取り扱うことができる。電子移行による使い減りを考慮すると、一度溶融したリンクの予想される使い減り寿命は実質的に３×１０８時間よりも大きい。
アンチヒューズが電流ストレスの下において自己復元（self-healing）できることは、一定のヒューズストレスが要求される、例えば、ＰＲＯＭ，ＰＬＤ及びＦＰＧＡのような領域における技術の適用に対する主な障害になるように思われた。このアンチヒューズの復元問題は、後に、米国特許第４，８２３，１８１号においてＡｃｔｅｌ社のＭｏｈｓｅｎ及び他者によって解決された。Ａｃｔｅｌ社は二酸化ケイ素の代わりにＯＮＯ構造を用いることによって、信頼し得るとともにプログラム化が可能な低インピーダンスアンチヒューズ素子を実現する方法を教示する。このＡｃｔｅｌ社の方法では、絶縁破壊後にオーム接触が要求される。これは、高濃度ドープ拡散を用いるか又はＯＮＯ絶縁体を２つの電極（又はケイ化物層）間に挿入するかのいずれかによって、達成される。砒素ドープ底部拡散電極が必要であることは、後に、米国特許第４，８９９，２０５号において改良され、上部−ポリ又は下部拡散（top-poly or bottom diffusion）が高濃度でドープされるようになった。
米国特許第５，０１９，８７８号には、ドレーンがケイ化物化された場合、ドレーンからソースまで１０〜１５ボルトの範囲におけるプログラム電圧が印加されると、チャネル領域を横切って溶融フィラメントが確実に形成されることが教示されている。ゲート電圧が、特殊なトランジスタの溶解を制御するために印加されてもよい。ＩＢＭ社は、同様の効果を発見し、米国特許第５，６７２，９９４号にチャネルアンチヒューズを提案した。ＩＢＭ社は、０．５μｍ技術で、ｎｍｏｓトランジスタ用のＢＶＤＳＳが、６．５Ｖのオーダーにおいてだけでなく、一度Ｓ−Ｄ打ち抜きが生ずると、結果的に、永久的損傷を創出し、ソースとドレーンとの間の数キロΩの漏れとなることを発見した。
Ｍｉｃｒｏｎ社に対する米国特許第５，２４１，４９６号及び第５，１１０，７５４号には、アンチヒューズ（トレンチ及びスタック）をベースとしたＤＲＡＭセルが開示されている。１９９６年に、Ｍｉｃｒｏｎ社は、米国特許第５，７４２，５５５号においてアンチヒューズとしてウエル−ツー−ゲート（well-to-gate）コンデンサを紹介した。米国特許第６，０８７，７０７号には、アンチヒューズを連結したＮ−ウエルが、ポリシリコンエッチングで関連付けられたアンダーカット欠陥を取り除く方法として提案された。米国特許出願２００２／００２７，８２２号には、同様のアンチヒューズ構造であるが、ドレーン電極としてＮ−ウエルを用いた非対称の（不平衡の）高圧アクセストランジスタを創出するために除去されるｎ＋領域を有しているアンチヒューズ構造が提案されている。
米国特許第６，５１５，３４４号には、２つの対向型拡散領域の間に最小サイズのゲートを用いて実現されたＰ＋／Ｎ＋の範囲のアンチヒューズ構造が提案されている。
米国特許には、標準ディープＮ−ウエルプロセスを用いた隔離Ｐ−ウエルに組み入れられたｎｍｏｓアンチヒューズが提案されている。米国特許第６，６１１，０４０号には、アンチヒューズをベースとした他のディープＮ−ウエルの変形例が開示されている。
米国特許出願２００２／００７４，６１６号及び２００４／００２３，４４０号には、他のディープＮ−ウエルアンチヒューズが開示されている。これらのアンチヒューズは、ファウラー ノルドハイム（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ）電流以外の直接トンネル電流を特徴とするコンデンサから構成されている。これらの適用によって、アンチヒューズの、薄いゲート酸化膜コンデンサ（約２０オングストローム，これは０．１３μｍプロセスにおけるトランジスタには典型的である）のための性能が、一般的に改善されることが確かめられた。
米国特許第６，５８０，１４５号には、デュアルゲート酸化膜を利用し、ｎｍｏｓ（又はｐｍｏｓ）アクセストランジスタ用に用いられる厚いゲート酸化膜、及びコンデンサ用の薄いゲート酸化膜を有する伝統的なアンチヒューズ構造のニューバージョンが開示されている。Ｎ−ウエル（又はＰ−ウエル）は、アンチヒューズコンデンサの下部プレートとして用いられる。
米国特許第６，５９７，２３４号には、トランジスタのＳ−Ｇ及びＤ−Ｇ絶縁体領域を分断することによって、ゲートを介してソースドレーン短絡を創出するというアイデアが開示されている。
米国特許出願２００４／０００４，２６９号には、コンデンサのゲートに結合されたゲートを有するＭＯＳトランジスタから構成され、薄いゲート酸化膜及び追加的な注入（ダイオード）を介してチャネルの下で高濃度ドープによって縮退したアンチヒューズが開示されている。破壊電圧はコンデンサの下部プレートに印加される。
米国特許第６，６６７，９０２号（Ｐｅｎｇ）において、Ｐｅｎｇは、コンデンサに結合するとともにワードラインに平行に走る「行プログラムライン」を紹介することによって、古典的で平坦なＤＲＡＭのようなアンチヒューズアレイを改良することを企図する。デコードされるならば、その行プログラムラインは、アクセストランジスタの、行プログラムラインがない場合すでにプログラムされたセルを介して発生する高プログラム電圧への暴露を最小化することができる。Ｐｅｎｇ及びＦｏｎｇは、さらに彼等のアレイを、ゲート酸化膜絶縁破壊の程度を制御するといわれ、マルチレベル又はアナログ記憶を考慮した、プログラム電流を制御する可変電圧を加えることによって、米国特許第６，６７１，０４０号において改良した。
最近、米国特許出願２００３／０２０２３７６号（Ｐｅｎｇ）には、単一トランジスタ構造を用いたメモリーアレイが示されている。提案されたメモリーセルにおいて、Ｐｅｎｇは、正規のＮＭＯＳトランジスタからＬＤＤ拡散を取り除いた。交差点アレイ構造は、垂直ポリゲート縞を横切る水平活性領域（Ｓ／Ｄ）縞から形成される。ドレーン接点は隣接するセルの間に共有され、水平ワードラインに結合される。ソース領域も又、共有され、浮遊状態にされる。Ｐｅｎｇは、もしもＬＤＤ拡散が省略される場合、ゲート酸化膜破壊位置はドレーン領域から十分に遠くなり、ローカルＮ＋領域がＤ−Ｇ（ドレーン−ゲート）短絡以外で創出される、と仮定する。もしもそのような領域が創出されると、プログラムセルは、ゲートに正方向にバイアスをかけ、ゲート−ドレーン電流を感知することによって、検知されることができるようになる。Ｇ−Ｄ又はＳ−Ｄ（ソース−ドレーン）短絡の確率を減少させるために、Ｐｅｎｇによって、ゲート側壁酸化プロセスを改良することで、Ｇ−Ｄ及びＳ−Ｄエッジにおけるゲート酸化膜の厚さを増加することが提案されている。Ｐｅｎｇのアレイでは、ソース及びドレーン領域の両方ともが、メモリーセル、トランジスタドレーン領域に連結された行ワードライン、及びトランジスタゲートから形成された列ビットラインに存在することが要求される。このような異例の結合は、Ｐｅｎｇの方法をプログラムしたり読み込むことに対して極めて特殊であり、プログラムされたものを除いた全てのドレーンラインにデコードされた高圧（１．８Ｖプロセスにおいて８Ｖ）が印加されることが要求される。デコードされた高圧（８Ｖ）は、プログラムされる列のゲートに印加され、他のゲートは３．３Ｖに保持される。
Ｐｅｎｇでは、交差点メモリー構造が実現されたが、ＰｅｎｇのアレイにはＣＭＯＳプロセス改変（ＬＤＤ取り除き、エッジにおける厚いゲート酸化膜）が要求され、また以下の不都合を有している。（ａ）全ての行デコーダー、列デコーダー及び感度増幅器が広い電圧範囲を切り替えられる必要がある（８Ｖ／３．３Ｖ／０Ｖ又は８Ｖ／１．８Ｖ／０Ｖ）。（ｂ）プログラム操作の間、３．３Ｖ列ドライバーは、プログラムされたセルを介して８Ｖドライバー又は０Ｖドライバーに効率的に短絡される。このため、アレイ寸法に多くの制限を与え、ドライバー寸法に影響を与え、またプログラムの信頼性及び効率性に影響を与えることになる。（ｃ）いずれのプログラム操作でも、全てのアレイ活性領域（プログラムされた行を除く）は、８Ｖでバイアスされる必要がある。このため、大きなＮ＋＋接合漏れ電流を生じ、アレイ寸法を再び制限することになる。ゲート酸化膜の破壊点はドレーン領域から十分に遠くに配置されると推測されるので、８Ｖバイアスで打ち抜きは起こらない。同時に、トランジスタはチャネル領域に結合されて、１．８Ｖバイアスで正しく作動する必要がある。これは、重要なプロセスの改変なしには達成できることではない。（ｅ）Ｐｅｎｇでは、もしもＬＤＤが存在しない場合、ゲート酸化膜はソース又はドレーンエッジの上では破壊しないと想定している。しかしながら、Ｓ／Ｄエッジが、先鋭なエッジ周りの欠陥及び電界集中のため、酸化膜破壊がもっとも起こり易い場所であることは従来技術に知られている。
Ｐｅｎｇは、米国特許出願２００３／０２０６４６７号において、高圧スイッチイングの問題のいくつかの解決を企図している。ワードライン及びビットラインの高阻止電圧は、現在、「浮遊」ワードライン及びビットラインに代替され、また、チャネルからソース及びドレーン領域までの距離の制限は、変更されている。浮遊ワードライン及びビットラインは、高圧スイッチイングの問題を取り除くことはできるが、上述の基本的な問題を解決することはできない。さらに、スイッチされたラインと浮遊ラインとの間における、厳しい連結された問題を持ち込むことになる。
今日、アンチヒューズの開発は、略三次元薄膜構造及び特殊金属間材料に集中している。全てのこれらのアンチヒューズ技術では、標準ＣＭＯＳプロセスで利用できない追加的なプロセス工程が必要とされ、典型的なＶＬＳＩ及びＡＳＩＣデザインにおけるアンチヒューズの適用が禁止されている。ここでは、プログラマビリティ（programmability）が、収縮する一方の装置のライフサイクル及び絶えず上昇するチップ開発コストの問題を克服する助けとなるであろう。従って、この分野においては、標準ＣＭＯＳプロセスで利用できる、信頼できるアンチヒューズ構造が明らかに求められている。
全ての従来技術のアンチヒューズセル及びアレイは、特殊なプロセス工程を必要とするか又はＭＯＳスイッチイング素子の高圧暴露を蒙り、製造可能性及び信頼性の問題を導いている。これらは、さらに、Ｐｅｎｇの単一トランジスタセルを除いて、低密度メモリー用途に制限され、また、非常に疑わしい製造可能性を有している。
従って、追加的なプロセス工程なしに、スイッチイング素子の超過電圧暴露を制限し、標準ＣＭＯＳ技術の実施に好適な、簡素で、信頼でき、高密度なアンチヒューズアレイ構造を提供することが望ましい。また、出荷及び現場における永久的なプログラミングに先立って又は製造プロセスの間に、効率的にテストすることが可能なアンチヒューズアレイのテスト方法を提供することが望ましい。さらに、製造プロセスの間に、そのようなアンチヒューズアレイのテスト及びプログラミングアクセスを簡素化し、また改善することが望ましい。
本発明は、標準ＣＭＯＳ技術の製造プロセスに好適な、高密度、低電圧なアンチヒューズセル構造を提供することによって、以前のアンチヒューズアレイの少なくとも１つの不都合を除去又は軽減することを目的とする。
第１の態様で、本発明は、半導体材料上に形成されたアンチヒューズトランジスタを提供する。このアンチヒューズトランジスタは、ポリシリコンゲート、拡散領域、及び可変厚さゲート酸化膜を有している。ポリシリコンゲートは、基板のチャネル領域の上に形成され、チャネルは所定の長さを有している。拡散領域は、チャネル領域の一端に近接している。可変厚さゲート酸化膜は、ポリシリコンゲートと基板との間に配置され、ポリシリコンゲートとチャネル領域との間に、導電性チャネルを形成するように可溶な酸化膜破壊ゾーンを有している。可変厚さゲート酸化膜の厚膜部分は、拡散領域に隣接している。
第１の態様の実施例によれば、可変厚さゲート酸化膜は、基板とポリシリコンゲートとの間に厚いゲート酸化膜、及び基板とポリシリコンゲートとの間に薄いゲート酸化膜を有することができる。厚いゲート酸化膜は、チャネル領域の一端から所定長さの予め決められた場所まで延伸し、薄いゲート酸化膜は、予め決められた場所からチャネル領域の第２の端まで延伸し、薄いゲート酸化膜は、酸化膜破壊ゾーンを有している。アンチヒューズトランジスタは、薄いゲート酸化膜に近接した浮遊拡散領域を有することができ、また、浮遊拡散領域は、薄いゲート酸化膜に隣接することができる。
第１の態様のさらなる実施例においては、薄いゲート酸化膜は、半導体材料の上に形成された少なくとも１つの低圧トランジスタゲート酸化膜と同一であることができ、また、厚いゲート酸化膜は、半導体材料の上に形成された少なくとも１つの高圧トランジスタゲート酸化膜と同一であることができる。厚いゲート酸化膜は、中間ゲート酸化膜と薄いゲート酸化膜とを結合したものであることができる。
本実施の形態の態様によれば、浮遊拡散領域、チャネル領域の第２の端、及びポリシリコンゲートのゲートエッジは、少なくとも２本の、互いにある角度をなす（角度は１３５度又は９０度であることができる）線分によって決められた共通のエッジを有している。拡散領域は、低圧トランジスタＬＤＤインプラント、高圧トランジスタＬＤＤインプラント、又は低圧トランジスタ及び高圧トランジスタＬＤＤインプラントの両方を結合したものを有することができる。
第２の態様で、本発明は、アンチヒューズメモリーアレイを提供する。このアンチヒューズメモリーアレイは、行及び列に配置された複数のアンチヒューズトランジスタ、ビットライン、及びワードラインを有することができる。いずれのアンチヒューズトランジスタも、ポリシリコンゲート、拡散領域、及び可変厚さゲート酸化膜を有することができる。ポリシリコンゲートは、基板のチャネル領域の上に形成され、チャネルは所定の長さを有している。拡散領域は、チャネル領域の一端に近接している。可変厚さゲート酸化膜は、ポリシリコンゲートと基板との間に配置され、ポリシリコンゲートとチャネル領域との間に、導電性チャネルを形成するように可溶な酸化膜破壊ゾーンを有している。可変厚さゲート酸化膜の厚膜部分は、拡散領域に隣接している。ビットラインはアンチヒューズトランジスタの列の拡散領域に連結され、また、ワードラインはアンチヒューズトランジスタの行のポリシリコンゲートに連結されている。
第２の態様の実施例では、可変厚さゲート酸化膜は、基板とポリシリコンゲートとの間に厚いゲート酸化膜、及び基板とポリシリコンゲートとの間に薄いゲート酸化膜を有することができる。厚いゲート酸化膜は、チャネル領域の一端から所定長さの予め決められた場所まで延伸し、薄いゲート酸化膜は、予め決められた場所からチャネル領域の第２の端まで延伸している。薄いゲート酸化膜は、酸化膜破壊ゾーンを有している。アンチヒューズメモリーアレイは、さらに、それぞれが前記厚いゲート酸化膜部分に対応したゲート酸化膜を持つトランジスタを有する隔離装置を介して一対のビットラインに連結された感度増幅器、及びワードラインデコーディング回路を有している。列セレクトパスゲートは厚いゲート酸化膜と同一のゲート酸化膜を有することができる。
本実施例の一態様では、ワードラインデコーディング回路は、単一エンド（single-ended）の検出操作用の一対のビットラインのうちの１本に連結された１つのアンチヒューズトランジスタに選択的にアクセスし、また、別のアドレス用の一対のビットラインのうちの他の１本に連結されたもう１つのアンチヒューズトランジスタに選択的にアクセスする。本実施例の他の態様では、ワードラインデコーディング回路は、一対のビットラインのうちの１本に連結された１つのアンチヒューズトランジスタに選択的にアクセスし、また、デュアルエンド（dual-ended）の検出操作用の一対のビットラインのうちの他の１本に連結された１つのアンチヒューズトランジスタに選択的にアクセスする。
第３の態様で、本発明は、アンチヒューズトランジスタ用の可変厚さゲート酸化膜を形成する方法を提供する。この方法は、アンチヒューズトランジスタのチャネル領域にチャネル領域の第１の端からチャネル領域の第２の端まで延伸する中間酸化膜を成長させ、チャネル領域の、チャネル領域の第１の端から所定長さの予め決められた場所からチャネル領域の第２の端まで延伸する薄い酸化膜領域から中間酸化膜を除去し、また、薄い酸化膜領域及びチャネル領域における中間酸化膜の上に、薄い酸化膜を、薄い酸化膜領域の上の薄い酸化膜が、それを介してチャネル領域まで導電性リンクを形成するため可溶性であるように成長させることを含んでいる。
第３の態様の実施例では、この方法は、薄い酸化膜領域及び中間酸化膜領域の上にコモンゲートを形成する工程、中間酸化膜に隣接して拡散領域を形成する工程、及び薄い酸化膜領域に隣接して浮遊拡散領域を形成する工程を含むことができる。この方法は、さらに、拡散領域の上にサリサイド保護酸化膜を選択的に成長させる工程、及びポリシリコンゲートの一部及び浮遊拡散領域をサリサイド化する工程を含むことができる。
第４の態様で、本発明は、半導体材料上に形成されるアンチヒューズトランジスタを提供する。このアンチヒューズトランジスタは、活性チャネル領域、ポリシリコンゲート、厚いゲート酸化膜、拡散領域、及び薄いゲート酸化膜を有している。ポリシリコンゲートは、可溶エッジ及びアクセスエッジを区画する活性領域の上に形成される。厚いゲート酸化膜は、アクセスエッジから活性チャネル領域上の所定長さの予め決められた場所まで延伸し、また、拡散領域はアクセスエッジに隣接する。また、薄いゲート酸化膜は、ポリシリコンゲートと拡散領域との間に導電性チャネルを形成する厚いゲート酸化膜よりも低い破壊電圧を有し、活性チャネル領域上の予め決められた場所から可溶エッジまで延伸している。
第４の態様の実施例では、可溶エッジはアクセスエッジよりも長く、可溶エッジの長さは、互いにある角度をなすポリシリコンゲートの少なくとも２本の線分によって決定されるか、又は活性領域の幅によって決定される。第４の態様の他の実施例では、ポリシリコンゲートは、可溶エッジとアクセスエッジとの間にチャネル領域を区画し、また、厚いゲート酸化膜及び薄いゲート酸化膜は、チャネル領域とポリシリコンゲートとの間に配置される。厚いゲート酸化膜は、アクセスエッジからチャネル領域の予め決められた長さまで延伸し、また、薄いゲート酸化膜は、チャネル領域の予め決められた長さから可溶エッジまで延伸することができる。厚いゲート酸化膜は、中間酸化膜と薄い酸化膜とを結合したものであることができる。
第４の態様のさらなる実施例においては、薄いゲート酸化膜は、半導体材料の上に形成された低圧トランジスタゲート酸化膜と同一であることができ、厚いゲート酸化膜は、半導体材料の上に形成された高圧トランジスタゲート酸化膜と同一であることができ、ポリシリコンゲートは、可溶エッジとアクセスエッジとの間でチャネル領域を区画することができ、また、厚いプログラムプログラム酸化膜及び薄いゲート酸化膜は、チャネル領域とポリシリコンゲートとの間に配置されることができる。ポリシリコンゲートの一部分及び拡散領域のエッジは、サリサイド化（salicidation）されていない。
さらなる実施例において、アンチヒューズトランジスタは、可溶エッジに隣接して浮遊拡散領域を有することができる。ポリシリコンゲートは、厚いゲート酸化膜の上に配置されるとともにチャネル領域を区画するための拡散領域に隣接して配置された第１部分、第１部分のエッジによって区画されたアクセスエッジ、及び薄いゲート酸化膜の上に配置されるとともに第１部分に連結された第２部分を有することができる。可溶エッジは第２部分のエッジによって区画されることができ、また、浮遊拡散領域は、可溶エッジとチャネル領域との間に配置されることができる。
本発明の他の態様及び特徴は、以下の本発明の実施例の説明を添付の図面を参照しつつレビューすることによって当業者には明らかになるであろう。
一般に、本発明は、不揮発性の、ワンタイム・プログラマブル(ＯＴＰ)メモリアレイ用途で使用され得る可変厚さゲート酸化物アンチヒューズトランジスタ素子を提供する。アンチヒューズトランジスタは、標準的なＣＭＯＳテクノロジーで製造することができ、ソース拡散、ゲート酸化物、ポリシリコンゲート及びオプションとしてドレイン拡散を有する標準的トランジスタ素子として構成される。ポリシリコンゲートの下の可変ゲート酸化物は、厚いゲート酸化物領域と薄いゲート酸化物領域とから成り、薄いゲート酸化物領域は局所化された降伏電圧ゾーンとして機能する。ポリシリコンゲートとチャネル領域との間の導電性チャネルは、プログラム動作中に局所化された降伏電圧ゾーンに形成され得る。メモリアレイ用途では、ポリシリコンゲートに印加されたワードライン読み出し電流は、アンチヒューズトランジスタのチャネルを介して、ソース拡散に接続されたビットラインを通して感知され得る。より明確には、本発明は、ＯＴＰメモリに適したアンチヒューズセルとして分割チャネルＭＯＳ構造を利用する有効な方法を提供する。
以下の記述で、用語「ＭＯＳ」は、任意のＦＥＴ或いはＭＩＳトランジスタ、半トランジスタ或いはキャパシタの構造を表すために使用する。
前述したように、プレーナキャパシタをストレージキャパシタの代わりにアンチヒューズキャパシタとして使用するＤＲＡＭ型メモリアレイは、米国特許第６,６６７,９０２号に示すように、既に知られている。図１はそのようなメモリセルの回路図であり、図２及び図３は図１の既知のアンチヒューズメモリセルの、平面図及び断面図をそれぞれ示す。図１のメモリセルは、ビットラインＢＬをアンチヒューズ素子１２の底板に結合するパストランジスタ或いはアクセストランジスタ１０を含む。ワードラインＷＬはアクセストランジスタ１０をオンにするためにアクセストランジスタ１０のゲートに結合され、セル板電圧Ｖｃｐはアンチヒューズ素子１２をプログラムするためにアンチヒューズ素子１２の上板に結合される。
図２及び図３から、アクセストランジスタ１０及びアンチヒューズ素子１２のレイアウトは非常に単純で分かり易いことが見て取れる。アクセストランジスタ１０のゲート１４及びアンチヒューズ素子１２の上板１６は、活性領域１８を横切って延長する同一のポリシリコン層で構成される。各ポリシリコン層の下の活性領域１８には、ゲート誘電体としても知られる薄いゲート酸化物２０を形成してポリシリコンを下の活性領域から電気的に絶縁する。ゲート１４の一方の側には拡散領域２２及び２４があり、拡散領域２４がビットラインに結合される。図示しないが、当業者は側壁スペーサ形成、低ドープ拡散(ＬＤＤ)、及び拡散ゲートシリサイド形成のような標準的なＣＭＯＳ処理を適用できることを理解するであろう。古典的な単一トランジスタ及びキャパシタセル構成は広く使用されているが、トランジスタのみのアンチヒューズセルは高密度用途のために得ることができる半導体アレイ領域の節約により更に望ましい。そのようなトランジスタのみのアンチヒューズは信頼性がなければならないと共に、低コストＣＭＯＳプロセスで製造することが簡単でなければならない。
図４は、本発明の実施例による任意の標準的なＣＭＯＳプロセスで製造され得るアンチヒューズトランジスタの断面図を示す。図示された本例では、アンチヒューズトランジスタは、単純な厚いゲート酸化物、或いは１つの浮遊拡散端子を備えた入力・出力ＭＯＳトランジスタと殆ど同一である。開示されたアンチヒューズトランジスタ（分割チャネルキャパシタ或いは半トランジスタとも呼ばれる）は、ポリシリコンゲートと基板との間のヒューズリンクが素子の特定の領域に予想通りに局在化され得るように確実にプログラムされ得る。図４の断面図は、素子のチャネル長に沿って得られている。該素子は、記述された本実施例では、ｐ-チャネル素子である。当業者は、ｎ-チャネル素子として本発明を実施できることを理解するであろう。
アンチヒューズトランジスタ１００は、基板チャネル領域１０４上に形成された可変厚さゲート酸化物１０２、ポリシリコンゲート１０６、側壁スペーサ１０８、第１及び第２の拡散領域１１０及び１１２、及び拡散領域１１０及び１１２の各々のＬＤＤ領域１１４を含む。可変厚さゲート酸化物１０２は厚い酸化物及び薄いゲート酸化物から成り、チャネル長の一部が厚いゲート酸化物で覆われ、チャネル長の残りの部分が薄いゲート酸化物で覆われる。一般に、拡散領域１１２に接触する薄いゲート酸化物エッジは、酸化物降伏が生じ得るヒュージブルエッジを形成する。一方、拡散領域１１０に接触する厚いゲート酸化物エッジは、ゲート酸化物降伏が防止されるアクセスエッジを形成し、ゲート１０６と拡散領域１１０との間の電流がプログラムされたアンチヒューズトランジスタ用に流れる。厚い酸化物部分がチャネル領域に延長する距離はマスクのグレードに依存するが、厚い酸化物部分は同じチップ上に形成される高電圧トランジスタの最小の長さと少なくとも同じ長さになるように形成することが好ましい。
好ましい実施例では、拡散領域１１０は、ビットラインコンタクト(図示せず)を通るビットライン、或いはポリシリコンゲート１０６からの電流を感知するための他のラインに接続され、プログラミング電圧或いは電流を受け入れるようにドープされ得る。この拡散領域１１０は可変厚さゲート酸化物１０２の厚い酸化物部分に近接して形成され、オプショナルな拡散領域１１２は浮遊させておくことができる。更にアンチヒューズトランジスタ１００のエッジを高電圧損傷或いは漏電から保護するために、サリサイド保護酸化物としても知られる抵抗器保護酸化物(ＲＰＯ)を製造プロセス中に導入して更に金属粒子を側壁スペーサ１０８のエッジから隔てることができる。このＲＰＯは、拡散領域１１０の一部及びポリシリコンゲート１０６の一部のみがサリサイド形成されるのを防ぐためにサリサイド形成プロセス中に使用することが好ましい。
サリサイド形成されたトランジスタが高漏電、従って低降伏電圧を有することはよく知られる。よって、サリサイド形成されたオプショナルな拡散領域１１２を有することにより、プログラミング中の酸化物降伏が向上するであろう。しかし、サリサイド形成されていない拡散領域１１０を有することは漏電を減少させるであろう。拡散領域１１０及びオプショナルな拡散領域１１２は、低電圧トランジスタ或いは高電圧トランジスタ或いはそれら２つの組み合わせたもの用にドープでき、同じ或いは異なる拡散プロファイルを生じる。
図５に、アンチヒューズトランジスタ１００の簡略化された平面図を示す。ビットラインコンタクト１１６は、図４の対応する断面図を上平面図で示すために視覚的参照点として使用され得る。活性領域１１８は、チャネル領域１０４と拡散領域１１０及び１１２が形成される素子の領域であり、製造プロセス中にＯＤマスクによって形成される。破線のアウトライン１２０は、厚いゲート酸化物が製造プロセス中にＯＤ２マスクを介して成長される領域を形成する。ＯＤは単に、酸化物が形成される基板上の領域の形成のためにＣＭＯＳプロセス中に使用される酸化物形成マスクを指し、ＯＤ２は第１の酸化物形成マスクとは異なる第２の酸化物形成マスクを指す。アンチヒューズトランジスタ１００を作るＣＭＯＳプロセス工程の詳細は後述する。浮遊拡散領域１１２は、後述するように、薄いゲート酸化物降伏の確率を向上するために使用され得る、アンチヒューズトランジスタ１００用のオプショナルな構造であることに注意されたい。
アンチヒューズトランジスタ１００のプログラミングは、ゲートと下のチャネルとの間の永久リンクを形成するために、ゲート酸化物降伏に基づく。ゲート酸化物降伏条件(電圧或いは電流及び時間)は、主として(ｉ)ゲート誘電体厚さ及び組成、(ｉｉ)欠陥密度、及び(ｉｉｉ)ゲート領域、ゲート／拡散周囲に依存する。アンチヒューズトランジスタ１００の結合した厚いゲート酸化物と薄いゲート酸化物は、素子の薄いゲート酸化物部分に、局所的低ゲート降伏電圧、特に酸化物降伏ゾーンを生じさせる。換言すれば、開示した構造は、酸化物降伏が薄いゲート酸化物部分に限定されることを保証する。
加えて、本発明のアンチヒューズトランジスタの実施例は、ゲート酸化物設計レイアウト及び形成のための通常不可能なＣＭＯＳ製造設計ルールを利用してゲート酸化物降伏性能を向上させる。今日のＣＭＯＳプロセスの全てのゲート酸化物処理工程は、活性ゲート領域内の一様なゲート酸化物厚さを仮定し最適化される。可変厚さゲート酸化物素子を標準的ＣＭＯＳフローに導入することによって、追加の欠陥及び電界の乱れが厚いゲート酸化物と薄いゲート酸化物との間の境界で生成される。それらの欠陥は、酸化物薄化、境界でのシリコンのプラズマエッチング、洗浄プロセスの残留物及びマスクされていない領域と部分的にマスクされた領域との間の異なる熱酸化率によるシリコン凹部を含み得るが、これらに限定されない。全てのこれらの結果は、薄い酸化物境界でトラッピング及び欠陥密度を増加させ、漏電増加及び局所的低降伏電圧を生じさせる。従って、低電圧でコンパクトなアンチヒューズ構造を何らプロセスの修正なしで生成できる。
上述したアンチヒューズトランジスタはそのコンパクトなサイズによりＯＴＰメモリアレイ用途に適するが、追加の修正は更に薄い酸化物降伏確率を増加させるためにアンチヒューズトランジスタ１００に行うことができる。上述したように、ゲート領域、ゲート／拡散周囲は薄いゲート酸化物降伏の確率を増加できる要因である。この降伏機構を組み入れるために、前述した浮遊拡散領域１１２をアンチヒューズトランジスタ構造に加えることができ、浮遊拡散／ゲート周囲は拡散／ゲート境界に対する多数の線分と角度とを組み入れることにより増加されることが好ましい。更なる降伏向上は、浮遊拡散領域１１２を高電圧トランジスタの拡散領域と同様の濃度に高ドープすることにより達成され得る。
典型的なＣＭＯＳプロセスでは、拡散領域、ＬＤＤ及びチャネル打ち込みは、薄いゲート酸化物トランジスタと厚いゲート酸化物トランジスタとで異なる。本発明の実施例によれば、アンチヒューズトランジスタの拡散領域、ＬＤＤ及び薄いゲート酸化物チャネル打ち込みは、薄いゲート酸化物に対応する低電圧タイプ、或いは厚いゲート酸化物(Ｉ/Ｏ酸化物)に対応する高電圧タイプの一方、或いは生じる薄いゲート酸化物閾値電圧が厚いゲート酸化物閾値電圧より大きさにおいて大きくなければ両方のタイプに成り得る。
図６〜図８に、増加させた浮遊拡散領域周囲を使用したアンチヒューズトランジスタの実施例を示す。
図６ａは、素子の浮遊拡散端に、ヒュージブルエッジとも呼ばれる、「Ｌ」字形ゲート／拡散周囲を有するアンチヒューズトランジスタ２００を示す。アンチヒューズトランジスタ２００は、本質的に図４及び図５に示したアンチヒューズトランジスタ１００と同じである。活性領域２０２は、ビットラインコンタクト２０４を備えた拡散領域と、可変厚さゲート酸化物層(図示せず)上に形成されたポリシリコンゲート２０６とを有する。ＯＤ２マスク２０８は、厚いゲート酸化物がポリシリコンゲート２０６の下に形成される場所を定める。本実施例では、浮遊拡散領域、チャネル領域、及びポリシリコンゲートは共通の「Ｌ」字形エッジを共有する。エッジは、互いに所定の角度で配向させた２つのエッジセグメントから成る。今示した実施例は角度が約９０度であるように示すが、所望に応じて１３５度の角度に設定し得る。
図６ｂは、素子の浮遊拡散端に、ヒュージブルエッジとも呼ばれる、直線的「Ｓ」字形ゲート／拡散周囲を有するアンチヒューズトランジスタ２１０を示す。アンチヒューズトランジスタ２１０は、本質的に図６ａに示すアンチヒューズトランジスタ２００と同じである。活性領域２０２は、ビットラインコンタクト２０４を備えた拡散領域と、可変厚さゲート酸化物層(図示せず)上に形成されたポリシリコンゲート２０６とを有する。ＯＤ２マスク２０８は、厚いゲート酸化物がポリシリコンゲート２０６の下に形成される場所を定める。本実施例では、浮遊拡散領域、チャネル領域、及びポリシリコンゲートが共通の直線的「Ｓ」字形エッジを共有する。エッジは、互いに９０度の角度で配向させた３つのエッジセグメントから成る。
図６ａ及び図６ｂは、ポリシリコンゲートが浮遊拡散領域周囲を増加するように形作られ得る例を示す。図７ａ及び図７ｂは、拡散領域及び／又はポリシリコンゲートが浮遊拡散領域周囲を増加するように形作られ得る例を示す。
図７ａでは、アンチヒューズトランジスタ３００は、素子の浮遊拡散端に直線的ゲート/拡散周囲を有する。形作られた活性領域３０２は、ビットラインコンタクト３０４を備えた拡散領域と、形作られた活性領域３０２上に「Ｕ」字形に形成されたポリシリコンゲート３０６とを有する。ＯＤ２マスク３０８は、厚いゲート酸化物がポリシリコンゲート３０６の下に形成される場所を定める。狭められた活性領域３０２のため、ポリシリコンゲート３０６の一部はポリシリコンゲート３０６の他の部分によって形成されたヒュージブルエッジ３１２より周囲において大幅に小さいアクセスエッジ３１０を形成するであろう。この特定の例では、ポリシリコンゲートは、互いに結合される２つの部分に効果的に分けられる。第１の部分はビットラインコンタクト３０４を備えた拡散領域間の活性領域のチャネルを形成し、第２の部分は浮遊拡散領域に隣接して位置する。第１の部分は厚いゲート酸化物上に形成され、第２の部分は薄いゲート酸化物上に形成される。
図７ｂでは、アンチヒューズトランジスタ３１４は、素子の浮遊拡散端に直線的ゲート/拡散周囲を有する。形作られた活性領域３０２は、ビットラインコンタクト３０４を備えた拡散領域と、形作られた活性領域３０２上に形成された直線的ポリシリコンゲート３０６とを有する。ＯＤ２マスク３０８は、厚いゲート酸化物がポリシリコンゲート３０６の下に形成される場所を定める。狭められた活性領域３０２のため、ポリシリコンゲート３０６の一部はポリシリコンゲート３０６の別の部分により形成されたヒュージブルエッジ３１２より周囲において大幅に小さいアクセスエッジ３１０を形成するであろう。
従って、図６ａ、図６ｂ、図７ａ及び図７ｂに示すように、周囲ヒュージブルエッジが、形作られたポリシリコンゲートと活性領域とを組み合わせることにより増加し、プログラミング動作中に薄い酸化物降伏を向上させることができる。
図８は、一対のアンチヒューズトランジスタを示す。両方のアンチヒューズトランジスタは互いに略対称的であるので一方のアンチヒューズトランジスタのみを記述する。アンチヒューズトランジスタ４００は、ビットラインコンタクト４０４を備えた拡散領域を備えた活性領域４０２と、可変厚さゲート酸化物層(図示せず)上に形成されたポリシリコンゲート４０６とを有する。ＯＤ２マスク４０８は、厚いゲート酸化物がポリシリコンゲート３０６の下に形成される場所を定める。本実施例では、浮遊拡散領域、チャネル領域、及びポリシリコンゲートは共通の直線的「Ｕ」字形エッジを共有する。ポリシリコンコンタクト４１０は、金属ワードラインと電気的に接触するために使用される。ビットラインコンタクト４０４を含む拡散領域は、それぞれのコンタクト４０４からＲＰＯ４１２の十分な間隔を考慮して示すように配向させる。図８に示す一対のアンチヒューズトランジスタの適用性を、折返しビットラインセンスアーキテクチャーについて後述する。
図６ａ、図６ｂ、図７ａ及び図７ｂに示さないが、ＲＰＯはビットラインコンタクトを備えた拡散領域とポリシリコンゲートとの一部が確実にサリサイド形成されないために使用できる。
本発明の実施例による標準的なＣＭＯＳプロセスから可変厚さゲート酸化物を生成する方法は、よく知られた二工程酸化プロセスを利用する。図９に、このプロセスを概説するフローチャートを示す。図１０ａ〜図１０ｃは、プロセスの特定の工程に対応する可変厚さゲート酸化物形成の様々な段階を示す。
最初に、工程５００で、中間ゲート酸化物を、ＯＤマスクによって決定された全ての活性領域に成長させる。図１０ａでは、これは、基板上の中間ゲート酸化物６００をチャネル領域６０２上に形成するように示す。次の工程５０２で、中間ゲート酸化物６００を、OD２マスクを使用して、全ての指定の薄いゲート酸化物領域から除去する。図１０ｂは、中間ゲート酸化物６００の残りの部分及び後の薄い酸化物領域６０４を示す。最後のゲート酸化物形成工程５０４で、薄い酸化物を、ＯＤマスクによって元来形成された全ての活性領域に再び成長させる。図１０ｃで、薄いゲート酸化物６０６を、中間ゲート酸化物６００及び薄い酸化物領域６０４上に成長させる。
その結果、工程５０２中にＯＤ２マスクによって覆われた領域は、中間ゲート酸化物６００と最終の薄いゲート酸化物６０６とを組み合わせたゲート酸化物の厚さを有する。同手順は二つ以上の酸化工程に延長され得る、或いは他の同等な手順を使用して、少なくとも１つの厚いゲート酸化物マスクＯＤ２によって決定される同じダイ上に二つ以上のゲート酸化物厚さを作ることができる。
通常、ＯＤ２マスキングは、非臨界的マスキング工程と考えられる。低解像度マスクを使用する。設計ルールは、活性ゲート領域上にＯＤ２マスクの大きなマージンを要求し、特に、活性ゲート領域内で終了するＯＤ２マスクの規定がない。本発明によると、ＯＤ２マスクは、ドレイン(つまり拡散コンタクト)側の厚いゲート酸化物と反対側(チャネル側或いは非接続ソース側の何れかの側)の薄いゲート酸化物とを特徴とする分割チャネルアンチヒューズ構造を生成する活性ゲート領域内で終了する。原理的には、この技術は、ゲート長(ポリシリコンライン幅)がプロセス最小値より大きく、実際のＯＤ２マスク許容値に依存することを必要とするが、その他の点では如何なるプロセス又はマスクグレードの変更をも必要としない。分割チャネルアンチヒューズ構造の最小ゲート長は、厚いゲート酸化物と薄いゲート酸化物の最小ゲート長の合計として近似できる。当業者は、正確な計算がマスク許容値に基づいて為され、ゲート長がＯＤ２マスク許容値を厳密にすることにより最小化され得ることを認識するであろう。
一旦可変厚さゲート酸化膜が形成されたならば、工程５０６の追加の標準ＣＭＯＳ処理工程を使用して図４に示すアンチヒューズトランジスタ構造を完成できる。これは、例えば、ポリシリコンゲート、ＬＤＤ領域、側壁スペーサ、ＲＰＯ及び拡散領域の形成、及びサリサイド形成を含み得る。今述べたプロセスの好ましい実施例によれば、サリサイド形成工程は、アンチヒューズトランジスタのポリシリコンゲートと浮遊拡散領域とにサリサイド形成するように含まれる。ＲＰＯは、拡散領域をサリサイド形成プロセスから保護するために、事前に拡散領域上に形成される。前述したように、サリサイド形成された浮遊拡散領域は領域の酸化物降伏を向上させるであろう。
さて、上記のアンチヒューズトランジスタの実施例の応用を述べる。前述したように、提案したアンチヒューズトランジスタのコンパクト性により、アンチヒューズトランジスタがメモリアレイ用途、より具体的には、ＯＴＰメモリアレイ用途に適する。
図１１ａは、本発明の実施例による基本的な交差点アレイに配置された複数のアンチヒューズトランジスタメモリセルを示す。本実施例は、シングルエンドセンシングである。アンチヒューズトランジスタメモリアレイ７００は、ワードラインＷＬＯ〜ＷＬ３とビットラインＢＬＯ、ＢＬ１、ＢＬ２及びＢＬ３とに結合されたアンチヒューズトランジスタ７０２を含む。アンチヒューズトランジスタ７０２は、前述した何れのアンチヒューズトランジスタでも実施され得る。各ビットラインはｐチャネル絶縁トランジスタ７０４に接続され、ｐチャネル絶縁トランジスタ７０４がｐ-チャネルパスゲート７０６、７０８、７１０及び７１２に接続される。厚いゲート酸化物が、本発明のアンチヒューズトランジスタの実施例に使用された中間酸化物及び薄いゲート酸化物の同じ組み合わせであり得る場合、絶縁トランジスタ７０４は厚いゲート酸化物トランジスタであることに注意されたい。全ての絶縁トランジスタ７０４のゲート端子が絶縁電圧ＶＢを受信し、パスゲート７０６,７０８、７１０及び７１２のゲート端子が列セレクト信号Ｙ０、Ｙ１、Ｙ２及びＹ３をそれぞれ受信する。列セレクト信号は、ビットラインの１つを交差点センス増幅器７１４に結合するように４つのビットラインの選択の１つを行う。交差点センス増幅器７１４は、ビットラインの電流を基準電流IREFに比較する電流センス増幅器になり得る。交差点センス増幅器７１４は、一般に本記述では、ビットライン電圧又は電流を別のライン上で搬送される基準信号に比較するシングルエンドセンシングスキームを表す。
図１２は、図１１ａに示した４つのアンチヒューズトランジスタ７０２のレイアウト構成を示す。図１２の各アンチヒューズトランジスタは、各セルの全体の領域を減少する浮遊ソース拡散領域がない以外は、図５に示すアンチヒューズトランジスタ１００に類似したレイアウトを有する。従って、図１２の同じ素子を表すために同じ参照番号を使用する。図１２に示すメモリアレイ構成では、各ビットラインコンタクト１１６と活性領域１１８が２つのアンチヒューズトランジスタによって共有され、ＯＤ２マスク１２０が同じ行に沿って整列された全てのアンチヒューズトランジスタに対してワードライン方向に沿って延長される。
アンチヒューズトランジスタは、好ましくは薄い／厚いゲート酸化物境界及び薄いゲート酸化物／ソース拡散エッジのうちの１つで、ゲート酸化物を遮断することによりプログラムされる。これは、十分に高い電圧差をプログラムされるセルのゲートとチャネルとの間に、そしてもしあれば大幅に低い電圧差を全ての他のセル上に印加することにより達成される。従って、一旦永久導電性リンクが形成されると、ポリシリコンゲートに印加された電流は、リンク及びチャネルを通って拡散領域へ流れ、従来のセンス増幅器回路によって感知され得る。
図１１ａを参照すると、ＷＬＯとＢＬＯに結合されたセルは、他のワードラインを正電圧ＶＤＤに、他のビットラインを０Ｖ或いは正電圧ＶＰＯＳより著しく小さい他の電圧に保ちながら、ＷＬＯに負電圧−ＶＰＰを、ＢＬＯに正電圧ＶＰＯＳ(或いはＶＤＤ)を印加することによりプログラムされる。これにより、プログラムされるセルがＶ=ＶＰＯＳ+ＶＰＰの電圧差を受け、全ての他のセルが著しく低い電圧を受ける。正のプログラミング電圧ＶＰＯＳをプログラムされるセルに印加しなければならないが、一度プログラムされたならこのセルは低状態として読み出されることに注意されたい。同じワードラインを共有する個々のセル或いは多数のセルのいずれかは、同時にプログラムされ得る。プログラミング回路は示さないが、当業者はそのような回路をビットラインに結合してワードラインドライバ回路に内蔵し得ることを理解するであろう。
一旦行のセルがプログラムされたならば、負電圧が別のセルをプログラムするようにこの行に印加されるたびに、このワードラインとプログラムされたセルのビットラインとの間の短絡がこのビットラインを負電圧の方に引き出しながら生じるであろう。本発明によれば、厚いゲート酸化物絶縁トランジスタ７０４を使用してセンス増幅器を含むチップの残りからビットラインを絶縁する。これらの素子は、未デコードであるか或いはＹデコードされ得る。絶縁素子をグランド或いはＶＢレベルに保つことにより、ビットラインが負電圧の方へ浮遊でき、よってプログラミング動作に影響しない。プログラム(ＰＧＭ)及び読み出し動作に使用された電圧を以下の表１にまとめる。
Figure 0004981661
プログラムされていないセルは、非常に低い漏洩電流を特徴とするスイッチキャパシタのように挙動する。アイドル(非アクセス)状態では、全てのワードラインＷＬは、アレイのバックバイアスと同じレベルにＶＤＤに保たれる。全てのビットラインＢＬもまたＶＤＤにプリチャージされ、従ってセルのうちの幾つかがプログラムされなかったとしても漏電及びアレイのいかなる場所を流れる電流もない。メモリアレイ７００で読み出し動作を実行するために、ワードラインの一つが例えばＷＬＯを０Ｖ或いはポリシリコンゲートの下のチャネルを誘導するのに十分な別の適切な電圧に駆動することにより活性化される。セルがプログラムされなかったならば、ビットラインの容量が増加し漏電の増加が最小に止まる。一方、セルがプログラムされたなら、セル内の比較的低い抵抗(５００Ω〜５００ｋΩ)によりビットラインがグランドされたＷＬＯを経由してグランドの方へ放電し始めるであろう。この挙動の違いは、既知の様々なセンス増幅器設計を使用して感知され得る。簡単な解決法は、ＢＬ電流が基準電流に比較される、フラッシュメモリに広く使用される良く知られたセンス増幅器７１４のような電流センス増幅器を使用することである。アンチヒューズオン抵抗はセルごとに著しく変動し得るので、上述の電流センススキームは約１μＡの非常に正確な電流源を必要とする。不幸にも、そのような小さい電流感知は遅く雑音を受け易い。
プログラムされたアンチヒューズを通るセル電流を改善する１つの技術は、マルチプログラミング或いはプログラムされたセルを「浸漬する（soaking）」ことによる。セル浸漬は広く知られており、外部プログラミング装置或いはオンチップ状態装置を使用する不揮発性メモリ設計に使用される。
しかしながら、２つのメモリセルがプログラムされた１つだけのセルと同時にアクセスされる場合、これら全ての複雑な要因は差動或いは双セル配置を使用することにより回避され得る。従って、データ写像は、各メモリセルが補完データを表すメモリセルと対になることを確保しなければならないであろう。典型的なＤＲＡＭかＳＲＡＭセンス増幅器システムは、そのような配置用に使用され得る。図１１ｂは、双セル構成に配置された図１１ｂに示すアンチヒューズトランジスタ７０２の別の構成を示す。図１１ｂの素子は、交差点センス増幅器７１４を置換する差動センス増幅器７１６とパスゲート７０６、７０８、７１０及び７１２の接続とを除き、本質的に図１１ａのものと同じである。パスゲート７０６と７０８がＹ０に接続されたゲート端子を有し、パスゲート７１０と７１２がＹ１に接続されたゲート端子を有する。従って、Ｙ０の活性化により両方のパスゲート７０６と７０８がオンになるであろう。ビットラインを相補対ＢＬＯ/ＢＬＯ*とＢＬ１/ＢＬ１*とし、一対の相補ビットラインが読み出し動作中に差動センス増幅器７１６に結合されるとする。当業者は、差動センス増幅器７１６に接続されたビットラインの一方の１つが通常基準電圧を搬送し、他方がアクセスされたメモリセルのデータを搬送するので、そのようなセンス増幅器がデュアルエンドセンシングスキームタイプであると理解するであろう。本例では、基準電圧が、アクセスされているメモリセルのデータを補完するであろう。
読み出し動作前に、全てのビットラインがＶＤＤにプリチャージされる。ビットラインが全てＶＤＤにプリチャージされるので、１つのワードラインが活性化される時、ビットラインのうちの１つが読み出し動作中にプログラムされたセルを通ってグランドの方へ引き出されるであろう。ＶＤＤとグランドを搬送する一対のビットラインからデータを感知することが容易になる。
単純な差動センシングスキームはプログラムされたアレイの読み出し動作によく適しているように思えるが、それはプログラムされていないメモリアレイがランダムで不安定なデータを与えるので非常に大きなテスト問題となる。加えて、そのような差動セル配置は、プログラム確認動作に必要なマージンの調節手段を提供しない。図１３の好ましい実施例に示すように、これら及び上述したセンシングアーキテクチャーの他の欠点は、デュアルエンドセンシングスキームを用いる折り返しビットラインアーキテクチャーの使用により軽減され得る。
図１３は、前述したアンチヒューズトランジスタ７０２を使用する折り返しビットラインアーキテクチャーを示す。メモリアレイ８００は、メモリセル７０２が折り返しビットラインアーキテクチャーに配置される以外は、図１１ｂのメモリアレイ７００に同様である。
以下は、メモリアレイ８００のプログラムされたデータの読み出し動作の例である。ＷＬＯに接続されたセルがプログラムされておらず、ＷＬ２に接続されたセルがプログラムされる場合に、ＢＬＯとＢＬＯ*との間に配置された２つのアンチヒューズトランジスタ７０２を使用して１ビットのデータを格納すると仮定する。これらの２個のトランジスタセルを読み出すため、ＷＬＯ及びＷＬ２がグランドに駆動される。上セルがプログラムされないので、ＢＬＯはＶＤＤのプリチャージレベルのままであろう。しかしながら、底セルがプログラムされるので、ＢＬＯ*はセルを通ってグランドの方へ放電するであろう。ＢＬ１とＢＬ１*との間の上と底のアンチヒューズトランジスタセルもまたアクセスされることに注意されたい。しかしながら、ＹOだけがグランドに駆動されパストランジスタ７０６及び７０８を活性化してＢＬＯ/ＢＬＯ*を折り返しビットラインセンス増幅器７１６に結合するので、これらのビットラインはセンス増幅器から絶縁される。当業者は、列セレクト信号Ｙ０及びＹ１はワードラインが駆動された後、所定の時間に活性化され得て、十分に低い電圧レベル、好ましくは最大センシングマージンを提供するグランドに放電するビットライン時間を与えることを理解するであろう。
図１４は、本発明の別の実施例による交互差動セル配置を示す。示したアンチヒューズトランジスタセルは、図１２に示すものと同一であるが、各セグメント８２０が２個の異なるアンチヒューズトランジスタセルに結合される場合、ポリシリコンワードラインがセグメント８２０に分裂するように配置される。或いは、図８に示したアンチヒューズトランジスタ対をここでもまた使用できる。セグメントは、必要に応じて中間金属ラインを介してワードラインコンタクト８２２を通る金属ワードラインに接続され得る。ポリシリコンワードラインセグメントに接続された金属ワードラインの組み合わせにより、メモリアレイの全体の性能が改善されることは周知である。図１４に示す特定の配置は、ワードラインデコーダを構成することによりビットラインのシングルエンドセンシング或いはデュアルエンドセンシングを可能にする。換言すると、ワードラインドライバは、米国特許No.６,５４９,４８３に示されるＤＲＡＭデコーダと同様に１つだけのワードライン或いは２つのワードラインを同時に駆動するようにダイナミックに制御され得る。しかしながら、本用途では、シングルエンドモードは、非揮発性メモリセルテスト、及びプログラムと確認の動作用に使用される。デュアルエンドモードは、通常の読み出し動作用のみに使用される。そのような組み合わせにより、読み出し、テスト及び確認のために独立したセンシングを最適化でき、読み出しマージンを格段に改善できる。シングルエンドセンシングモードの詳細は後述するであろう。
本発明の実施例によれば、プログラミング回路を、差動センス増幅器回路のセンシング回路と内蔵できる。図１５は、ｎ型アンチヒューズ用のそのような回路の実施例の回路図である。センス/プログラム回路９００は、Ｖｉｓｏによって制御された厚いゲート酸化物絶縁トランジスタ９０６によって分離された高電圧クロス結合ｐ型ラッチ回路９０２と低電圧センス回路９０４を含む。Ｖｉｓｏは、電流引き出しを制限するようにプログラムした後、Ｖｉｓｏがデータ検証用VDD未満であるような可変電圧信号であることが好ましい。クロス結合ラッチ回路９０２はVPP或いは別のプログラム阻止電圧を受信し、ラッチ回路９０２の各分岐をビットラインＢＬｉ/ＢＬｉ*の相補対に接続し、センス回路９０４が１.２Ｖの供給電圧を受信する。Ｖｉｓｏは、高感度センス回路トランジスタをＶＰＰ電圧から分離するために、約ＶＤＤ+Ｖｔ=１.８Ｖの最大電圧レベルに設定することが好ましい。
プログラミング動作では、センス回路９０４は、書き込みデータを受信し、活性化された絶縁トランジスタ９０６を介してラッチ回路９０２に結合される。ラッチ回路９０２は、１.２ＶデータをＶＰＰへ有効にレベルシフトさせ、そのから適切なビットライン上に駆動される。更に、読み出し動作中に、バックバイアス接続を高電圧に維持することが好ましく、供給電圧は常に高電圧ＰＭＯＳトランジスタをオフにするようにＶＤＤに、或いはＶＤＤ以下に保つ。
前述したように、従来のセンシング方法は本発明によるアンチヒューズメモリアレイを確実にセンシングできるが、プログラムされていないアレイのテストは劣り、オフ抵抗及びオン抵抗のテストは困難である。従って、改善されたよりコンパクトなセンシングとテスティングの方法を必要とする。
本発明では、これは、本発明のn型アンチヒューズトランジスタの実施例に適用される新ＯＴＰ−ＤＲＡＭセンシングスキームによって達成される。規則的なＯＴＰメモリアレイに加えて、ＤＲＡＭ対照セルの一行以上、必要ならば、一列以上を加える。これらのセルは、行と列のデコーダのテスト用短期ＤＲＡＭメモリとして使用される。加えて、DRAMセルは、真の、或いは補完のビットライン上で厳格に抑制された(外的或いは内的に発生された)電圧にプリチャージされ、ＯＴＰセルと平行して活性化され得て、センス動作中にビットラインへ注入される追加チャージを非常に正確に制御できる。典型的なＤＲＡＭ差動センス技術が使用される。例えば、ビットラインはＶＤＤにプリチャージされ、ＤＲＡＭセルはＶＳＳのような基準電圧レベルにプリチャージされる。次に、２つのワードライン、一つのＯＴＰワードラインと一つのＤＲＡＭワードラインとが活性化される。ビットラインがバランスされると仮定すると、負チャージがＤＲＡＭセルから補完ビットラインへ注入され、ＯＴＰセルが真のビットラインに接続される。ＯＴＰセルがプログラムされなかったならば、真のビットラインは正にチャージされたままとしてセンス増幅器により感知されるであろう。しかし、セルがプログラムされたならば、真のビットラインはグランドの方へ放電され、低として感知されるであろう。ＤＲＡＭセルのチャージ量とビットライン評価時間とを制御することにより、それがプログラムされてもされなくても、セルの相対的抵抗を正確にテストできる。この方法は、シングルエンドＯＴＰ読み出しに、或いはデュアルエンドＯＴＰ読み出しマージニングに使用できることに注意されたい。ＤＲＡＭセルの保持は、基本的読み出し動作に不可欠ではなく、メモリ歩留まりに影響してはならない。本発明によるＤＲＡＭ対照セルは、向上されたテスト能力のＯＴＰメモリアレイ内に含まれることが好ましい。
或いは、ＤＲＡＭセルを使用する代わりに、真のビットライン容量を増加できる。これは、Ｙデコーダが単なる単一ビットラインを差動センス増幅器に接続できる交差点アレイアーキテクチャーで「無償で」為され得る。安定性のために、センス増幅器の他のノードは安定性キャパシタと呼ばれる小さいキャパシタに接続するべきである。この安定性キャパシタは、セルがプログラムされなければ、センス増幅器が常にスキューされて一方向にフリップするように選ばれることが好ましい。しかしながら、セルがプログラムされ、ビットラインがあるレベルに放電されれば、センス増幅器は反対方向にフリップするであろう。
アンチヒューズトランジスタの前述した実施例は、その特殊な構造が単純なマスク操作で形成され得る標準的ＣＭＯＳプロセスを使用して作ることができる。従って、上述したアンチヒューズトランジスタ及びメモリアレイは、ｐ型或いはｎ-型アンチヒューズとして低コストで製造され得る。
本発明の実施の形態を単一ポリシリコンゲートアンチヒューズトランジスタセルについて記述したが、図２及び図３に示したものと同様な金属ゲート素子及びデュアルゲート構造に適用できる。そのような実施の形態では、ゲート１４を厚いゲート酸化物部分上に形成し、上板１６を薄いゲート酸化物部分上に形成するであろう。酸化物降伏は、ＲＰＯ形成を用いた高電圧拡散ドーピング及びサリサイド形成のような前述した技術を介して向上される。従って、ヒュージブルエッジは上板１６と拡散領域２２との下の薄いゲート酸化物の共通のエッジに配置し、アクセスエッジはゲート１４と拡散領域２４との下の厚い酸化物の共通のエッジに配置するであろう。
当業者は、発明が、Ｓｉ０２或いは他のゲート誘電体のいずれかを使用する、ＤＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ及びフラッシュを含む他の全てのバルクＭＯＳ、薄膜及びＳＯＩ技術に等しく適用することを理解するであろう。更に、当業者は、絶縁ｐ井戸及び負バイアスを使用、或いは正電圧だけを利用して、前述したｐチャネル素子をｎチャネル素子に容易に採用できる。
本発明のアンチヒューズ構造は、ＲＦ−ＩＤタグを含む全てのワンタイム・プログラマブル（ＯＴＰ）用途で利用され得る。ＲＦ−ＩＤタグ用途は、産業で、特に例えば販売、セキュリティ、輸送、ロジスティクス及び軍事の用途でより受け入れられる。記述された本アンチヒューズトランジスタ発明の単純性及び十分なＣＭＯＳの互換性により、ＲＦ−ＩＤタグ概念を集積回路製造及びテストプロセスに適用できる。従って、ＩＣ製造生産性は、プリント回路基板組み立て時のみならず、ＩＣ製造及び実装時にもチップ固有或いはウエハー固有情報を非接触プログラムし読み出すことができる全てのウエハー及び／又はウエハー上の全てのダイ上でＲＦ通信インターフェースと組み合わせた分割チャネルアンチヒューズタグを利用することにより増加させることができる。
本発明の上述した実施例は、例示のみを目的としている。変更、修正及び変形は、添付の請求の範囲のみにより定義される発明の範囲を逸脱せずに当業者によって特定の実施例に対して加えることができる。
本発明の実施例は、以下の添付図面を参照することによって例示として説明される。
図１は、ＤＲＡＭ型アンチヒューズセルの回路図である。 図２は、図１に示すＤＲＡＭ型アンチヒューズセルの平面配置図である。 図３は、図２に示すＤＲＡＭ型アンチヒューズセルのＸ−Ｘ線の切断図である。 図４は、本発明の実施例に係るアンチヒューズトランジスタの切断図である。 図５は、図４に示すアンチヒューズトランジスタの平面配置図である。 図６ａは、本発明の実施例に係る交互のアンチヒューズトランジスタの平面配置図である。 図６ｂは、本発明の実施例に係る交互のアンチヒューズトランジスタの平面配置図である。 図７ａは、本発明の実施例に係る交互のアンチヒューズトランジスタの平面配置図である。 図７ｂは、本発明の実施例に係る交互のアンチヒューズトランジスタの平面配置図である。 図８は、本発明の実施例に係る交互のアンチヒューズトランジスタの平面配置図である。 図９は、本発明のアンチヒューズトランジスタの可変厚さゲート酸化膜を形成する方法のフローチャートである。 図１０ａは、図９に示すフローチャートの工程に応じた可変厚さゲート酸化膜の形成を示す模式図である。 図１０ｂは、図９に示すフローチャートの工程に応じた可変厚さゲート酸化膜の形成を示す模式図である。 図１０ｃは、図９に示すフローチャートの工程に応じた可変厚さゲート酸化膜の形成を示す模式図である。 図１１ａは、本発明の実施例に係る単一エンド検出のため構成された交差点形状のアンチヒューズトランジスタメモリーアレイを示す回路図である。 図１１ｂは、本発明の実施例に係る別の検出のため構成された交差点形状のアンチヒューズトランジスタメモリーアレイを示す回路図である。 図１２は、図１１に示されたメモリーアレイのアンチヒューズトランジスタの平面配置図である。 図１３は、本発明の実施例に係る折り畳まれたビットライン形状のアンチヒューズトランジスタメモリーアレイを示す回路図である。 図１４は、本発明の実施例に係るワードラインセグメントを用いたアンチヒューズトランジスタの平面配置図である。 図１５は、本発明の実施例に係る検出及びプログラム回路を結合した回路図である。

Claims (29)

  1. 半導体材料上に形成されたアンチヒューズトランジスタであって、
    基板内の、チャンネルが所定の長さを有するチャンネル領域上のポリシリコンゲートと、
    前記チャンネル領域の第１の端に近接した拡散領域と、
    前記チャンネル領域の第２の端に近接した隔離領域と、
    前記ポリシリコンゲートと前記基板との間に、前記チャネル領域の第１の端から所定長さの予め決められた場所まで延伸する厚いゲート酸化膜、及び前記予め決められた場所から前記チャネル領域の第２の端まで延伸する薄いゲート酸化膜を有する可変厚さゲート酸化膜と、
    前記ポリシリコンゲートと前記拡散領域との間に電流を伝導する前記チャンネル領域の第１の端に近接する破壊抵抗アクセスエッジと、
    前記チャンネル領域の第２の端に近接した、前記ポリシリコンゲートと前記チャンネル領域との間に導電性リンクを形成するため可溶性の酸化膜破壊ゾーンとを有するアンチヒューズトランジスタ。
  2. 前記隔離領域は、前記薄いゲート酸化膜に近接して、フィールド酸化膜領域、浮遊拡散領域、及び前記フィールド酸化膜と浮遊拡散領域とが連結したもののうちの１つを有する、請求項１に記載のアンチヒューズトランジスタ。
  3. 前記薄いゲート酸化膜は、前記半導体材料上に形成された少なくとも１つの低圧トランジスタゲート酸化膜と同一である、請求項１に記載のアンチヒューズトランジスタ。
  4. 前記厚いゲート酸化膜は、前記半導体材料上に形成された少なくとも１つの高圧トランジスタゲート酸化膜と同一である、請求項３に記載のアンチヒューズトランジスタ。
  5. 前記厚いゲート酸化膜部分は、中間ゲート酸化膜と前記薄いゲート酸化膜部分との組合せを含む、請求項４に記載のアンチヒューズトランジスタ。
  6. 前記浮遊拡散領域、前記チャンネル領域の第２の端、及び前記ポリシリコンゲートのゲートエッジは、互いにある角度をなす少なくとも２本の線分によって決められた共通のエッジを有している、請求項２に記載のアンチヒューズトランジスタ。
  7. 前記角度は、１３５度及び９０度である、請求項６に記載のアンチヒューズトランジスタ。
  8. 前記拡散領域は、低圧トランジスタＬＤＤインプラント、高圧トランジスタＬＤＤインプラント、並びに、前記低圧トランジスタ及び高圧トランジスタＬＤＤインプラントの両方を結合したもののうちの１つと同一なＬＤＤインプラントを有する、請求項４に記載のアンチヒューズトランジスタ。
  9. 前記拡散領域のエッジ及び前記ポリシリコンゲートの一部は、サリサイド化されていない、請求項１に記載のアンチヒューズトランジスタ。
  10. 行及び列に配置された複数のアンチヒューズトランジスタと、各アンチヒューズトランジスタは、基板内の、チャンネルが所定の長さを有するチャンネル領域上のポリシリコンゲートと、前記チャンネル領域の第１の端に近接した拡散領域と、前記ポリシリコンゲートと前記基板との間に、前記チャネル領域の第１の端から所定長さの予め決められた場所まで延伸する厚いゲート酸化膜、及び前記予め決められた場所から前記チャネル領域の第２の端まで延伸する薄いゲート酸化膜を有する可変厚さゲート酸化膜と、前記チャンネル領域の第２の端に近接した、前記ポリシリコンゲートと前記チャンネル領域との間に導電性リンクを形成するため可溶性の酸化膜破壊ゾーンを有し、
    前記アンチヒューズトランジスタの列の拡散領域に連結されたビットラインと、
    前記アンチヒューズトランジスタの行の前記ポリシリコンゲートに連結されたワードラインを含むアンチヒューズメモリーアレイ。
  11. それぞれが前記厚いゲート酸化膜部分に対応したゲート酸化膜を持つトランジスタを有する隔離装置を介して一対の前記ビットラインに連結された感度増幅器をさらに含む、請求項１０に記載のアンチヒューズメモリーアレイ。
  12. 単一エンド（single-ended）の検出操作用の一対の前記ビットラインのうちの１本に連結された１つのアンチヒューズトランジスタに選択的にアクセスし、また、別のアドレス用の一対の前記ビットラインのうちの他の１本に連結されたもう１つのアンチヒューズトランジスタに選択的にアクセスするワードラインデコーディング回路をさらに含む、請求項１１に記載のアンチヒューズメモリーアレイ。
  13. 一対の前記ビットラインのうちの１本に連結された１つのアンチヒューズトランジスタに選択的にアクセスし、また、デュアルエンド（dual-ended）の検出操作用の一対の前記ビットラインのうちの他の１本に連結された１つのアンチヒューズトランジスタに選択的にアクセスするワードラインデコーディング回路をさらに含む、請求項１１に記載のアンチヒューズメモリーアレイ。
  14. 前記ビットラインに連結された列セレクトパスゲートをさらに含み、前記列セレクトパスゲートの少なくとも１つは、前記厚いゲート酸化膜と同一のゲート酸化膜を有する、請求項１０に記載のアンチヒューズメモリーアレイ。
  15. チャネル領域及び拡散領域を有するアンチヒューズトランジスタ用の可変厚さゲート酸化膜を形成する方法であって、
    ａ）前記チャネル領域及び拡散領域を取り囲むフィールド酸化膜を形成する工程、
    ｂ）前記チャネル領域に、前記チャネル領域の第１の端から前記チャネル領域の第２の端まで延伸する中間酸化膜を成長させる工程、
    ｃ）前記チャネル領域の、前記チャネル領域の前記第１の端から所定長さの予め決められた場所から前記チャネル領域の前記第２の端まで延伸する薄い酸化膜領域から前記中間酸化膜を除去する工程、
    ｄ）前記薄い酸化膜領域及び前記中間酸化膜の上に、薄い酸化膜を、前記薄い酸化膜領域の上の前記薄い酸化膜が、それを介して前記チャネル領域まで導電性リンクを形成するため可溶性であるように成長させる工程、
    ｅ）前記薄い酸化膜、前記中間酸化膜、及び前記フィールド酸化膜の上にコモンゲートを形成する工程、及び
    ｆ）前記中間酸化膜に隣接して前記拡散領域を形成する工程を含む可変厚さゲート酸化膜の形成方法。
  16. 前記アンチヒューズトランジスタ及び低圧トランジスタは、半導体材料上に形成され、前記低圧トランジスタは、前記薄い酸化膜と同様な絶縁体構造を有する、請求項１５に記載の方法。
  17. 前記拡散領域を形成する工程は、前記薄い酸化膜領域に隣接する浮遊拡散領域を同時に形成することを含む、請求項１５に記載の方法。
  18. 前記中間酸化膜は、前記コモンゲートの第１の端から前記チャネル領域の予め決められた長さまで延伸し、及び前記薄い酸化膜領域上の前記薄いゲート酸化膜は、前記チャネル領域の前記予め決められた長さから前記コモンゲートの第２の端まで延伸する、請求項１５に記載の方法。
  19. 前記予め決められ長さは、マスク工程を介して決定される、請求項１８に記載の方法。
  20. 前記薄い酸化膜は、同じ半導体材料上で低圧トランジスタゲート酸化膜を形成するのと同じプロセス工程で形成される、請求項１５に記載の方法。
  21. 前記薄い酸化膜及び前記中間酸化膜から構成された厚い酸化膜は、同じ半導体材料上で高圧トランジスタゲート酸化膜を形成するのと同じプロセス工程で形成される、請求項１５に記載の方法。
  22. 前記拡散領域の上にサリサイド保護酸化膜を選択的に成長させる工程、及び前記コモンゲート及び前記拡散領域をサリサイド化する工程をさらに含む、請求項１５に記載の方法。
  23. 半導体材料上に形成されたアンチヒューズトランジスタであって、
    活性チャネル領域と、
    可溶エッジ及びアクセスエッジを区画する前記活性チャネル領域の上に形成されたポリシリコンゲートと、
    前記アクセスエッジから前記活性チャネル領域上の所定長さの予め決められた場所まで延伸する厚いゲート酸化膜と、
    前記アクセスエッジに隣接した第１の拡散領域と、
    前記可溶エッジに隣接した第２の拡散領域と、
    前記ポリシリコンゲートと前記活性チャネル領域との間に導電性リンクを形成する前記厚いゲート酸化膜よりも低い破壊電圧を有する、前記活性チャネル領域上の前記予め決められた場所から前記可溶エッジまで延伸する薄いゲート酸化膜とを含むアンチヒューズトランジスタ。
  24. 前記可溶エッジの長さは、互いにある角度をなす前記ポリシリコンゲートの少なくとも２本の線分によって決定される、請求項２３に記載のアンチヒューズトランジスタ。
  25. 前記可溶エッジの長さは、前記活性チャネル領域の幅よりも大きい、請求項２３に記載のアンチヒューズトランジスタ。
  26. 前記ポリシリコンゲートは、前記可溶エッジと前記アクセスエッジとの間に前記活性チャネル領域を区画し、また、前記厚いゲート酸化膜及び前記薄いゲート酸化膜は、前記チャネル領域と前記ポリシリコンゲートとの間に配置され、前記厚いゲート酸化膜は、前記アクセスエッジから前記活性チャネル領域の予め決められた長さまで延伸し、さらに、前記薄いゲート酸化膜は、前記活性チャネル領域の予め決められた長さから前記可溶エッジまで延伸する、請求項２３に記載のアンチヒューズトランジスタ。
  27. 前記厚いゲート酸化膜は、中間酸化膜と前記薄い酸化膜との組合せである、請求項２６に記載のアンチヒューズトランジスタ。
  28. 前記ポリシリコンゲートは、前記厚いゲート酸化膜の上に配置されるとともに前記活性チャネル領域を区画するための前記拡散領域に隣接して配置された第１部分、前記第１部分のエッジによって区画された前記アクセスエッジ、前記薄いゲート酸化膜の上に配置されるとともに前記第１部分に連結された第２部分、前記第２部分によって区画された前記可溶エッジ、及び前記可溶エッジと前記活性チャネル領域との間に配置された前記第２の拡散領域を有する、請求項２３に記載のアンチヒューズトランジスタ。
  29. 半導体材料上に形成されたアンチヒューズトランジスタであって、
    活性チャネル領域と、
    可溶エッジ、アクセスエッジ及び隔離エッジを区画する前記活性チャネル領域の上に形成されたポリシリコンゲートと、
    前記アクセスエッジから前記活性チャネル領域上の所定長さの予め決められた場所まで延伸する厚いゲート酸化膜と、
    前記アクセスエッジに隣接した拡散領域と、
    前記隔離エッジに隣接したフィールド酸化膜と、
    前記予め決められた場所と前記隔離エッジとの間に、前記ポリシリコンゲートと前記活性チャネル領域との間に導電性リンクを形成する前記厚いゲート酸化膜よりも低い破壊電圧を持った可溶領域を有する薄いゲート酸化膜を含むアンチヒューズトランジスタ。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7211418B2 (en) * 1999-01-14 2007-05-01 Martek Biosciences Corporation PUFA polyketide synthase systems and uses thereof
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US7755162B2 (en) * 2004-05-06 2010-07-13 Sidense Corp. Anti-fuse memory cell
US8735297B2 (en) 2004-05-06 2014-05-27 Sidense Corporation Reverse optical proximity correction method
US7511982B2 (en) * 2004-05-06 2009-03-31 Sidense Corp. High speed OTP sensing scheme
US8767433B2 (en) 2004-05-06 2014-07-01 Sidense Corp. Methods for testing unprogrammed OTP memory
JP4981661B2 (ja) * 2004-05-06 2012-07-25 サイデンス コーポレーション 分割チャネルアンチヒューズアレイ構造
US7190629B2 (en) * 2005-02-08 2007-03-13 Micron Technology, Inc. Circuit and method for reading an antifuse
US7553704B2 (en) * 2005-06-28 2009-06-30 Freescale Semiconductor, Inc. Antifuse element and method of manufacture
US7915916B2 (en) * 2006-06-01 2011-03-29 Micron Technology, Inc. Antifuse programming circuit with snapback select transistor
US8122307B1 (en) * 2006-08-15 2012-02-21 Synopsys, Inc. One time programmable memory test structures and methods
US7755132B2 (en) * 2006-08-16 2010-07-13 Sandisk Corporation Nonvolatile memories with shaped floating gates
JP2008090895A (ja) * 2006-09-29 2008-04-17 Toshiba Corp 半導体記憶装置
JP5448837B2 (ja) * 2006-12-22 2014-03-19 シデンス・コーポレーション マスクプログラム可能なアンチヒューズ構造
US7471540B2 (en) * 2007-01-24 2008-12-30 Kilopass Technology, Inc. Non-volatile semiconductor memory based on enhanced gate oxide breakdown
US7888200B2 (en) 2007-01-31 2011-02-15 Sandisk 3D Llc Embedded memory in a CMOS circuit and methods of forming the same
US7868388B2 (en) * 2007-01-31 2011-01-11 Sandisk 3D Llc Embedded memory in a CMOS circuit and methods of forming the same
US20080296701A1 (en) * 2007-05-29 2008-12-04 Ememory Technology Inc. One-time programmable read-only memory
FI122011B (fi) * 2007-06-08 2011-07-15 Teknologian Tutkimuskeskus Vtt Menetelmä elektroniikkamoduulin tuottamiseksi, välituote elektroniikkamoduulin valmistamiseksi, muistielementti, painettu elektroniikkatuote, anturilaite sekä RFID-tunniste
US20090039462A1 (en) * 2007-08-07 2009-02-12 Mediatek Inc. Efuse devices and efuse arrays thereof and efuse blowing methods
US8058701B2 (en) * 2007-10-16 2011-11-15 Samsung Electronics Co., Ltd. Antifuse structures, antifuse array structures, methods of manufacturing the same
JP2009147003A (ja) * 2007-12-12 2009-07-02 Toshiba Corp 半導体記憶装置
JP5537020B2 (ja) * 2008-01-18 2014-07-02 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP2009206490A (ja) * 2008-01-30 2009-09-10 Elpida Memory Inc 半導体装置及びその製造方法
KR101051673B1 (ko) 2008-02-20 2011-07-26 매그나칩 반도체 유한회사 안티퓨즈 및 그 형성방법, 이를 구비한 비휘발성 메모리소자의 단위 셀
US8526254B2 (en) 2008-04-03 2013-09-03 Sidense Corp. Test cells for an unprogrammed OTP memory array
US8059479B2 (en) * 2008-04-03 2011-11-15 Sidense Corp. Test circuit for an unprogrammed OTP memory array
US8933492B2 (en) * 2008-04-04 2015-01-13 Sidense Corp. Low VT antifuse device
US20090309139A1 (en) * 2008-06-13 2009-12-17 International Business Machines Corporation Asymmetric gate electrode and method of manufacture
US7825479B2 (en) * 2008-08-06 2010-11-02 International Business Machines Corporation Electrical antifuse having a multi-thickness dielectric layer
JP5563577B2 (ja) * 2008-09-11 2014-07-30 イートレックス・インコーポレーテッド 双方向インバータ・チャージャ及びインバータ・チャージャ装置
US8101471B2 (en) * 2008-12-30 2012-01-24 Intel Corporation Method of forming programmable anti-fuse element
CN102308338B (zh) * 2009-02-06 2015-08-05 赛鼎矽公司 高可靠性的otp存储器
US8049299B2 (en) 2009-02-25 2011-11-01 Freescale Semiconductor, Inc. Antifuses with curved breakdown regions
US8223526B2 (en) * 2009-02-27 2012-07-17 Sidense Corp. Low power antifuse sensing scheme with improved reliability
US8138037B2 (en) * 2009-03-17 2012-03-20 International Business Machines Corporation Method and structure for gate height scaling with high-k/metal gate technology
US8054673B2 (en) 2009-04-16 2011-11-08 Seagate Technology Llc Three dimensionally stacked non volatile memory units
JP2011100823A (ja) * 2009-11-05 2011-05-19 Renesas Electronics Corp 半導体記憶装置及び半導体記憶装置の製造方法
US9378443B2 (en) 2009-05-14 2016-06-28 Ascensia Diabetes Care Holding Ag Calibration coded sensors and apparatus, systems and methods for reading same
US8203188B2 (en) * 2009-05-22 2012-06-19 Broadcom Corporation Split gate oxides for a laterally diffused metal oxide semiconductor (LDMOS)
US8638589B2 (en) * 2009-07-30 2014-01-28 Ememory Technology Inc. Operating method for non-volatile memory unit
US9013910B2 (en) * 2009-07-30 2015-04-21 Ememory Technology Inc. Antifuse OTP memory cell with performance improvement prevention and operating method of memory
US8208312B1 (en) 2009-09-22 2012-06-26 Novocell Semiconductor, Inc. Non-volatile memory element integratable with standard CMOS circuitry
US8134859B1 (en) 2009-09-25 2012-03-13 Novocell Semiconductor, Inc. Method of sensing a programmable non-volatile memory element
US8199590B1 (en) 2009-09-25 2012-06-12 Novocell Semiconductor, Inc. Multiple time programmable non-volatile memory element
US8471355B2 (en) * 2009-10-30 2013-06-25 Sidense Corp. AND-type one time programmable memory cell
US9129687B2 (en) 2009-10-30 2015-09-08 Sidense Corp. OTP memory cell having low current leakage
US8227873B2 (en) * 2010-04-09 2012-07-24 Broadcom Corporation Integrated one-time programmable semiconductor device pair
US8283722B2 (en) 2010-06-14 2012-10-09 Broadcom Corporation Semiconductor device having an enhanced well region
KR101338736B1 (ko) * 2010-07-28 2013-12-06 매그나칩 반도체 유한회사 안티퓨즈 및 그 형성방법, 이를 구비한 비휘발성 메모리 소자의 단위 셀
US9224496B2 (en) * 2010-08-11 2015-12-29 Shine C. Chung Circuit and system of aggregated area anti-fuse in CMOS processes
US9236141B2 (en) 2010-08-20 2016-01-12 Shine C. Chung Circuit and system of using junction diode of MOS as program selector for programmable resistive devices
US10916317B2 (en) 2010-08-20 2021-02-09 Attopsemi Technology Co., Ltd Programmable resistance memory on thin film transistor technology
US9711237B2 (en) 2010-08-20 2017-07-18 Attopsemi Technology Co., Ltd. Method and structure for reliable electrical fuse programming
US10249379B2 (en) 2010-08-20 2019-04-02 Attopsemi Technology Co., Ltd One-time programmable devices having program selector for electrical fuses with extended area
US8929122B2 (en) 2010-08-20 2015-01-06 Shine C. Chung Circuit and system of using a junction diode as program selector for resistive devices
US9019742B2 (en) 2010-08-20 2015-04-28 Shine C. Chung Multiple-state one-time programmable (OTP) memory to function as multi-time programmable (MTP) memory
US10923204B2 (en) 2010-08-20 2021-02-16 Attopsemi Technology Co., Ltd Fully testible OTP memory
US9824768B2 (en) 2015-03-22 2017-11-21 Attopsemi Technology Co., Ltd Integrated OTP memory for providing MTP memory
US8830720B2 (en) * 2010-08-20 2014-09-09 Shine C. Chung Circuit and system of using junction diode as program selector and MOS as read selector for one-time programmable devices
US9431127B2 (en) 2010-08-20 2016-08-30 Shine C. Chung Circuit and system of using junction diode as program selector for metal fuses for one-time programmable devices
US9042153B2 (en) 2010-08-20 2015-05-26 Shine C. Chung Programmable resistive memory unit with multiple cells to improve yield and reliability
US9070437B2 (en) 2010-08-20 2015-06-30 Shine C. Chung Circuit and system of using junction diode as program selector for one-time programmable devices with heat sink
US9818478B2 (en) 2012-12-07 2017-11-14 Attopsemi Technology Co., Ltd Programmable resistive device and memory using diode as selector
US9025357B2 (en) 2010-08-20 2015-05-05 Shine C. Chung Programmable resistive memory unit with data and reference cells
US8488359B2 (en) 2010-08-20 2013-07-16 Shine C. Chung Circuit and system of using junction diode as program selector for one-time programmable devices
US9251893B2 (en) 2010-08-20 2016-02-02 Shine C. Chung Multiple-bit programmable resistive memory using diode as program selector
US10229746B2 (en) 2010-08-20 2019-03-12 Attopsemi Technology Co., Ltd OTP memory with high data security
US9460807B2 (en) 2010-08-20 2016-10-04 Shine C. Chung One-time programmable memory devices using FinFET technology
US9496033B2 (en) 2010-08-20 2016-11-15 Attopsemi Technology Co., Ltd Method and system of programmable resistive devices with read capability using a low supply voltage
US8339831B2 (en) 2010-10-07 2012-12-25 Ememory Technology Inc. Single polysilicon non-volatile memory
KR101140106B1 (ko) * 2010-10-14 2012-04-30 에스케이하이닉스 주식회사 반도체 소자의 안티퓨즈 및 그 제조 방법
US9019791B2 (en) 2010-11-03 2015-04-28 Shine C. Chung Low-pin-count non-volatile memory interface for 3D IC
US8913449B2 (en) 2012-03-11 2014-12-16 Shine C. Chung System and method of in-system repairs or configurations for memories
US8923085B2 (en) 2010-11-03 2014-12-30 Shine C. Chung Low-pin-count non-volatile memory embedded in a integrated circuit without any additional pins for access
US8988965B2 (en) 2010-11-03 2015-03-24 Shine C. Chung Low-pin-count non-volatile memory interface
US9632055B2 (en) * 2010-11-12 2017-04-25 Ascensia Diabetes Care Holdings Ag Auto-coded analyte sensors and apparatus, systems, and methods for detecting same
KR101718458B1 (ko) 2010-11-15 2017-03-22 삼성전자 주식회사 퓨즈 어레이를 갖는 반도체 장치 및 그 동작방법
CN102544011A (zh) 2010-12-08 2012-07-04 庄建祥 反熔丝存储器及电子系统
US9123807B2 (en) 2010-12-28 2015-09-01 Broadcom Corporation Reduction of parasitic capacitance in a semiconductor device
US10586832B2 (en) 2011-02-14 2020-03-10 Attopsemi Technology Co., Ltd One-time programmable devices using gate-all-around structures
US8848423B2 (en) 2011-02-14 2014-09-30 Shine C. Chung Circuit and system of using FinFET for building programmable resistive devices
US10192615B2 (en) 2011-02-14 2019-01-29 Attopsemi Technology Co., Ltd One-time programmable devices having a semiconductor fin structure with a divided active region
US8258586B1 (en) * 2011-03-11 2012-09-04 Texas Instruments Incorporated Non-volatile anti-fuse with consistent rupture
EP3467716B1 (en) 2011-03-31 2020-11-04 ICTK Holdings Co., Ltd. Apparatus and method for generating a digital value
EP2544227A1 (en) 2011-07-07 2013-01-09 eMemory Technology Inc. Non-volatile memory cell structure and method for programming and reading the same
JP5696620B2 (ja) 2011-08-22 2015-04-08 富士通セミコンダクター株式会社 ヒューズ、半導体装置、半導体装置の製造方法
US8724364B2 (en) * 2011-09-14 2014-05-13 Semiconductor Components Industries, Llc Electronic device including a nonvolatile memory structure having an antifuse component and a process of using the same
US8530283B2 (en) 2011-09-14 2013-09-10 Semiconductor Components Industries, Llc Process for forming an electronic device including a nonvolatile memory structure having an antifuse component
US8741697B2 (en) 2011-09-14 2014-06-03 Semiconductor Components Industries, Llc Electronic device including a nonvolatile memory structure having an antifuse component and a process of forming the same
US8969999B2 (en) * 2011-10-27 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) based, metal-semiconductor alloy fuse device and method of manufacturing same
US8912576B2 (en) 2011-11-15 2014-12-16 Shine C. Chung Structures and techniques for using semiconductor body to construct bipolar junction transistors
US9324849B2 (en) 2011-11-15 2016-04-26 Shine C. Chung Structures and techniques for using semiconductor body to construct SCR, DIAC, or TRIAC
US9136261B2 (en) 2011-11-15 2015-09-15 Shine C. Chung Structures and techniques for using mesh-structure diodes for electro-static discharge (ESD) protection
US9007804B2 (en) 2012-02-06 2015-04-14 Shine C. Chung Circuit and system of protective mechanisms for programmable resistive memories
KR20130095554A (ko) 2012-02-20 2013-08-28 삼성전자주식회사 안티 퓨즈 회로 및 이를 포함하는 반도체 장치
US9842802B2 (en) 2012-06-29 2017-12-12 Qualcomm Incorporated Integrated circuit device featuring an antifuse and method of making same
KR101916463B1 (ko) * 2012-06-29 2018-11-07 에스케이하이닉스 주식회사 반도체 소자의 안티퓨즈 및 그 제조 방법
US9502424B2 (en) 2012-06-29 2016-11-22 Qualcomm Incorporated Integrated circuit device featuring an antifuse and method of making same
ITTO20120682A1 (it) * 2012-07-31 2014-02-01 St Microelectronics Pvt Ltd Dispositivo di memoria non volatile con celle raggruppate
US8681528B2 (en) 2012-08-21 2014-03-25 Ememory Technology Inc. One-bit memory cell for nonvolatile memory and associated controlling method
KR101927443B1 (ko) 2012-08-22 2018-12-10 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US9076526B2 (en) 2012-09-10 2015-07-07 Shine C. Chung OTP memories functioning as an MTP memory
US9183897B2 (en) 2012-09-30 2015-11-10 Shine C. Chung Circuits and methods of a self-timed high speed SRAM
KR20140058220A (ko) * 2012-11-06 2014-05-14 에스케이하이닉스 주식회사 반도체 소자의 안티퓨즈 및 그 제조 방법
US9324447B2 (en) 2012-11-20 2016-04-26 Shine C. Chung Circuit and system for concurrently programming multiple bits of OTP memory devices
KR101966278B1 (ko) * 2012-12-28 2019-04-08 에스케이하이닉스 주식회사 반도체 소자의 안티 퓨즈 어레이 및 그 제조 방법
US9018975B2 (en) * 2013-02-15 2015-04-28 Intel Corporation Methods and systems to stress-program an integrated circuit
US9761595B2 (en) * 2013-02-21 2017-09-12 Infineon Technologies Ag One-time programming device and a semiconductor device
US8912582B2 (en) 2013-03-13 2014-12-16 Analog Devices, Inc. Integrated circuit structure and method for protection from damage to gate dielectric
US9391617B2 (en) 2013-03-15 2016-07-12 Intel Corporation Hardware-embedded key based on random variations of a stress-hardened inegrated circuit
TWI503824B (zh) * 2013-09-13 2015-10-11 林崇榮 記憶體陣列及其非揮發性記憶裝置
KR102173038B1 (ko) * 2013-11-26 2020-11-02 에스케이하이닉스 주식회사 반도체 소자의 안티퓨즈 어레이 및 그 동작 방법
US9219146B2 (en) * 2013-12-27 2015-12-22 Monolithic Power Systems, Inc. High voltage PMOS and the method for forming thereof
TWI512738B (zh) * 2014-01-06 2015-12-11 中原大學 反熔絲非揮發性記憶體之寫入與讀取電路
JP2015185180A (ja) 2014-03-20 2015-10-22 株式会社東芝 コンフィギュレーションメモリ
WO2015147782A1 (en) * 2014-03-24 2015-10-01 Intel Corporation Antifuse element using spacer breakdown
WO2015148944A1 (en) * 2014-03-27 2015-10-01 Qualcomm Incorporated Integrated circuit device featuring an antifuse and method of making same
US9412473B2 (en) 2014-06-16 2016-08-09 Shine C. Chung System and method of a novel redundancy scheme for OTP
US9202815B1 (en) * 2014-06-20 2015-12-01 Infineon Technologies Ag Method for processing a carrier, a carrier, and a split gate field effect transistor structure
KR102201081B1 (ko) * 2014-07-01 2021-01-11 삼성전자주식회사 이-퓨즈 테스트 장치
KR102169197B1 (ko) * 2014-09-16 2020-10-22 에스케이하이닉스 주식회사 향상된 프로그램 효율을 갖는 안티퓨즈 오티피 메모리 셀 및 셀 어레이
JP6329882B2 (ja) * 2014-10-31 2018-05-23 株式会社フローディア アンチヒューズメモリおよび半導体記憶装置
JP2016170833A (ja) 2015-03-12 2016-09-23 株式会社東芝 半導体装置
US9515835B2 (en) 2015-03-24 2016-12-06 Intel Corporation Stable probing-resilient physically unclonable function (PUF) circuit
KR102369926B1 (ko) * 2015-04-10 2022-03-04 에스케이하이닉스 주식회사 안티 퓨즈 소자, 안티 퓨즈 어레이 및 그 동작 방법
US9659944B2 (en) * 2015-06-30 2017-05-23 Avago Technologies General Ip (Singapore) Pte. Ltd. One time programmable memory with a twin gate structure
US10181357B2 (en) 2015-08-18 2019-01-15 Ememory Technology Inc. Code generating apparatus and one time programming block
TWI578325B (zh) * 2015-08-18 2017-04-11 力旺電子股份有限公司 反熔絲型一次編程的記憶胞及其相關的陣列結構
US9799662B2 (en) * 2015-08-18 2017-10-24 Ememory Technology Inc. Antifuse-type one time programming memory cell and array structure with same
GB2541961B (en) 2015-09-01 2019-05-15 Lattice Semiconductor Corp Multi-time programmable non-volatile memory cell
US10032783B2 (en) * 2015-10-30 2018-07-24 Globalfoundries Singapore Pte. Ltd. Integrated circuits having an anti-fuse device and methods of forming the same
US10043578B2 (en) * 2015-11-12 2018-08-07 Mediatek Inc. Sense amplifier circuits
DE112016006170B4 (de) 2016-01-08 2021-07-29 Synopsys, Inc. Puf-werterzeugung unter verwendung einer anti-schmelzsicherungs-speicheranordnung
US9922722B2 (en) 2016-04-07 2018-03-20 Stmicroelectronics S.R.L. Antifuse cell with capacitor and transistors
EP3229237A1 (en) 2016-04-07 2017-10-11 STMicroelectronics Srl An antifuse cell, and corresponding circuit, electronic device, and method
US10020268B2 (en) * 2016-04-13 2018-07-10 Ememory Technology Inc. Random number generator device and control method thereof
FR3050319B1 (fr) * 2016-04-14 2018-05-11 Stmicroelectronics Sa Memoire morte configurable
WO2017194335A2 (en) 2016-05-09 2017-11-16 Intrinsic Id B.V. Programming device arranged to obtain and store a random bit string in a memory device
US10910079B2 (en) 2016-05-09 2021-02-02 Intrinsic Id B.V. Programming device arranged to obtain and store a random bit string in a memory device
US9870810B2 (en) 2016-05-18 2018-01-16 Sidense Corp. Method and system for power signature suppression in memory devices
US9806084B1 (en) 2016-06-06 2017-10-31 International Business Machines Corporation Anti-fuse with reduced programming voltage
KR102178025B1 (ko) 2016-08-09 2020-11-13 매그나칩 반도체 유한회사 감소된 레이아웃 면적을 갖는 otp 셀
US9917090B1 (en) 2016-08-22 2018-03-13 International Business Machines Corporation Vertical antifuse structures
US20180138307A1 (en) * 2016-11-17 2018-05-17 Globalfoundries Inc. Tunnel finfet with self-aligned gate
US10062445B2 (en) * 2016-12-02 2018-08-28 Globalfoundries Inc. Parallel programming of one time programmable memory array for reduced test time
US9953727B1 (en) * 2017-02-10 2018-04-24 Globalfoundries Inc. Circuit and method for detecting time dependent dielectric breakdown (TDDB) shorts and signal-margin testing
US10134860B2 (en) * 2017-03-13 2018-11-20 Nxp B.V. Semiconductor device having a dielectric layer with different thicknesses and method for forming
JP6349008B1 (ja) * 2017-04-13 2018-06-27 力旺電子股▲ふん▼有限公司eMemory Technology Inc. 乱数発生装置及びその制御方法
US10726914B2 (en) 2017-04-14 2020-07-28 Attopsemi Technology Co. Ltd Programmable resistive memories with low power read operation and novel sensing scheme
US11062786B2 (en) 2017-04-14 2021-07-13 Attopsemi Technology Co., Ltd One-time programmable memories with low power read operation and novel sensing scheme
US10535413B2 (en) 2017-04-14 2020-01-14 Attopsemi Technology Co., Ltd Low power read operation for programmable resistive memories
US11615859B2 (en) 2017-04-14 2023-03-28 Attopsemi Technology Co., Ltd One-time programmable memories with ultra-low power read operation and novel sensing scheme
US10276679B2 (en) * 2017-05-30 2019-04-30 Vanguard International Semiconductor Corporation Semiconductor device and method for manufacturing the same
US10720389B2 (en) * 2017-11-02 2020-07-21 Nanya Technology Corporation Anti-fuse structure
US10777265B2 (en) 2017-11-13 2020-09-15 International Business Machines Corporation Enhanced FDSOI physically unclonable function
US10770160B2 (en) 2017-11-30 2020-09-08 Attopsemi Technology Co., Ltd Programmable resistive memory formed by bit slices from a standard cell library
US10615166B2 (en) 2017-12-19 2020-04-07 International Business Machines Corporation Programmable device compatible with vertical transistor flow
GB2572148B (en) 2018-03-19 2020-09-16 X-Fab Semiconductor Foundries Gmbh Programmable read-only memory device
WO2019194008A1 (ja) 2018-04-02 2019-10-10 株式会社ソシオネクスト 半導体記憶装置
US10867674B1 (en) 2018-06-04 2020-12-15 Synopsys, Inc. One-time programmable (OTP) anti-fuse memory cell
US10964708B2 (en) * 2018-06-26 2021-03-30 Micron Technology, Inc. Fuse-array element
US10964738B2 (en) * 2018-10-02 2021-03-30 Omnivision Technologies, Inc. Image sensor having a source follower transistor with a multi-thickness gate dielectric
US10903217B2 (en) 2019-01-18 2021-01-26 Globalfoundries Singapore Pte. Ltd. Anti-fuse memory cell and a method for forming the anti-fuse memory cell
CN109859793B (zh) * 2019-03-07 2021-02-23 珠海创飞芯科技有限公司 多阈值otp存储器单元以及控制方法
US10991761B2 (en) 2019-05-13 2021-04-27 Sandisk Technologies Llc Three-dimensional cross-point memory device containing inter-level connection structures and method of making the same
US10879313B2 (en) 2019-05-13 2020-12-29 Sandisk Technologies Llc Three-dimensional cross-point memory device containing inter-level connection structures and method of making the same
JP7123860B2 (ja) 2019-06-17 2022-08-23 株式会社東芝 演算装置
WO2020262248A1 (ja) 2019-06-28 2020-12-30 株式会社ソシオネクスト 半導体記憶装置
US11296096B2 (en) 2019-11-08 2022-04-05 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structure with hybrid junctions
US11217595B2 (en) 2020-01-15 2022-01-04 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structure with hybrid device and hybrid junction for select transistor
US11158641B2 (en) 2020-02-12 2021-10-26 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structures with hybrid devices and hybrid junctions
US11074985B1 (en) 2020-02-25 2021-07-27 HeFeChip Corporation Limited One-time programmable memory device and method for operating the same
US11018143B1 (en) 2020-03-12 2021-05-25 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structures with hybrid low-voltage devices
JP2021149996A (ja) 2020-03-23 2021-09-27 株式会社東芝 半導体記憶装置、及び半導体記憶装置の制御方法
US11152381B1 (en) 2020-04-13 2021-10-19 HeFeChip Corporation Limited MOS transistor having lower gate-to-source/drain breakdown voltage and one-time programmable memory device using the same
US11114140B1 (en) 2020-04-23 2021-09-07 HeFeChip Corporation Limited One time programmable (OTP) bits for physically unclonable functions
US11437082B2 (en) 2020-05-17 2022-09-06 HeFeChip Corporation Limited Physically unclonable function circuit having lower gate-to-source/drain breakdown voltage
US11641739B2 (en) 2020-06-01 2023-05-02 Globalfoundries Singapore Pte. Ltd. Semiconductor non-volatile memory devices
KR102913159B1 (ko) * 2020-11-04 2026-01-14 삼성전자 주식회사 집적회로 장치
KR102876139B1 (ko) * 2021-05-20 2025-10-27 삼성전자주식회사 오티피 메모리 장치 및 오티피 메모리 장치의 동작 방법
US12483429B2 (en) 2021-06-01 2025-11-25 Attopsemi Technology Co., Ltd Physically unclonable function produced using OTP memory
CN116343843B (zh) * 2021-12-23 2025-05-30 长鑫存储技术有限公司 反熔丝存储版图及其电路、反熔丝存储器及其设计方法
JP2023119368A (ja) 2022-02-16 2023-08-28 株式会社ソシオネクスト 半導体記憶装置
CN116133434B (zh) * 2022-11-08 2026-04-10 芯盟科技有限公司 一种反熔丝器件及其制造方法
TW202429716A (zh) * 2023-01-06 2024-07-16 聯華電子股份有限公司 延伸汲極型金氧半導體電晶體及其製作方法
CN119028943B (zh) * 2023-05-18 2025-10-03 长鑫存储技术有限公司 反熔丝结构、反熔丝阵列及其操作方法、存储器

Family Cites Families (215)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3423646A (en) 1965-02-01 1969-01-21 Sperry Rand Corp Computer logic device consisting of an array of tunneling diodes,isolators and short circuits
US3634929A (en) 1968-11-02 1972-01-18 Tokyo Shibaura Electric Co Method of manufacturing semiconductor integrated circuits
US3576549A (en) 1969-04-14 1971-04-27 Cogar Corp Semiconductor device, method, and memory array
GB1311178A (en) 1970-09-19 1973-03-21 Ferranti Ltd Semiconductor devices
US3719866A (en) 1970-12-03 1973-03-06 Ncr Semiconductor memory device
US3877055A (en) 1972-11-13 1975-04-08 Motorola Inc Semiconductor memory device
US4611308A (en) 1978-06-29 1986-09-09 Westinghouse Electric Corp. Drain triggered N-channel non-volatile memory
US4322822A (en) 1979-01-02 1982-03-30 Mcpherson Roger K High density VMOS electrically programmable ROM
US4502208A (en) 1979-01-02 1985-03-05 Texas Instruments Incorporated Method of making high density VMOS electrically-programmable ROM
IL61678A (en) 1979-12-13 1984-04-30 Energy Conversion Devices Inc Programmable cell and programmable electronic arrays comprising such cells
JPS577162A (en) * 1980-06-17 1982-01-14 Toshiba Corp Nonvolatile semiconductor memory and manufacture therefor
DE3175263D1 (en) 1981-06-25 1986-10-09 Ibm Electrically programmable read-only memory
US4613886A (en) 1981-07-09 1986-09-23 Intel Corporation CMOS static memory cell
US4490900A (en) 1982-01-29 1985-01-01 Seeq Technology, Inc. Method of fabricating an MOS memory array having electrically-programmable and electrically-erasable storage devices incorporated therein
EP0089457A3 (en) * 1982-03-23 1986-01-22 Texas Instruments Incorporated Avalanche fuse element as programmable memory
US4507757A (en) 1982-03-23 1985-03-26 Texas Instruments Incorporated Avalanche fuse element in programmable memory
US4543594A (en) 1982-09-07 1985-09-24 Intel Corporation Fusible link employing capacitor structure
US4546273A (en) 1983-01-11 1985-10-08 Burroughs Corporation Dynamic re-programmable PLA
US4677742A (en) 1983-01-18 1987-07-07 Energy Conversion Devices, Inc. Electronic matrix arrays and method for making the same
JPS60115687A (ja) * 1983-11-28 1985-06-22 Mitsubishi Heavy Ind Ltd タ−ル含有高温ガスの熱回収方法
US4870302A (en) 1984-03-12 1989-09-26 Xilinx, Inc. Configurable electrical circuit having configurable logic elements and configurable interconnects
JPS61289600A (ja) 1985-06-17 1986-12-19 Fujitsu Ltd 半導体記憶装置
US4943538A (en) 1986-05-09 1990-07-24 Actel Corporation Programmable low impedance anti-fuse element
US5266829A (en) 1986-05-09 1993-11-30 Actel Corporation Electrically-programmable low-impedance anti-fuse element
US4823181A (en) 1986-05-09 1989-04-18 Actel Corporation Programmable low impedance anti-fuse element
US4899205A (en) 1986-05-09 1990-02-06 Actel Corporation Electrically-programmable low-impedance anti-fuse element
US4876220A (en) 1986-05-16 1989-10-24 Actel Corporation Method of making programmable low impedance interconnect diode element
US4881114A (en) 1986-05-16 1989-11-14 Actel Corporation Selectively formable vertical diode circuit element
US4853181A (en) * 1986-06-18 1989-08-01 Wert David E Hot work tool steel
US5367208A (en) 1986-09-19 1994-11-22 Actel Corporation Reconfigurable programmable interconnect architecture
US4758745B1 (en) 1986-09-19 1994-11-15 Actel Corp User programmable integrated circuit interconnect architecture and test method
JPS6384168A (ja) 1986-09-29 1988-04-14 Toshiba Corp 不揮発性半導体記憶装置
US4758986A (en) 1987-02-20 1988-07-19 Motorola, Inc. Single transistor cell for electrically-erasable programmable read-only memory and array thereof
GB8706872D0 (en) * 1987-03-23 1987-04-29 Nat Res Dev Prophylactic/therapeutic treatment of bacterial infections
JP2688492B2 (ja) 1987-06-19 1997-12-10 アドバンスト・マイクロ・デバイシズ・インコーポレイテッド 電気的消去可能プログラマブルリードオンリメモリ
US5303185A (en) 1988-02-05 1994-04-12 Emanuel Hazani EEPROM cell structure and architecture with increased capacitance and with programming and erase terminals shared between several cells
US5268319A (en) 1988-06-08 1993-12-07 Eliyahou Harari Highly compact EPROM and flash EEPROM devices
US5008721A (en) 1988-07-15 1991-04-16 Texas Instruments Incorporated Electrically-erasable, electrically-programmable read-only memory cell with self-aligned tunnel
US5019878A (en) 1989-03-31 1991-05-28 Texas Instruments Incorporated Programmable interconnect or cell using silicided MOS transistors
US5068696A (en) 1989-03-31 1991-11-26 Texas Instruments Incorporated Programmable interconnect or cell using silicided MOS transistors
US4962342A (en) 1989-05-04 1990-10-09 Synaptics, Inc. Dynamic synapse for neural network
FR2655762B1 (fr) * 1989-12-07 1992-01-17 Sgs Thomson Microelectronics Fusible mos a claquage d'oxyde tunnel programmable.
JPH081933B2 (ja) 1989-12-11 1996-01-10 株式会社東芝 不揮発性半導体記憶装置
US5029130A (en) 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
JP2564673B2 (ja) * 1990-01-25 1996-12-18 シャープ株式会社 不揮発性半導体記憶装置
US5138423A (en) 1990-02-06 1992-08-11 Matsushita Electronics Corporation Programmable device and a method of fabricating the same
US5057451A (en) 1990-04-12 1991-10-15 Actel Corporation Method of forming an antifuse element with substantially reduced capacitance using the locos technique
JPH0444273A (ja) * 1990-06-07 1992-02-14 Fujitsu Ltd 絶縁ゲート型電界効果トランジスタ
US5150179A (en) 1990-07-05 1992-09-22 Texas Instruments Incorporated Diffusionless source/drain conductor electrically-erasable, electrically-programmable read-only memory and method for making and using the same
JPH0491469A (ja) 1990-08-01 1992-03-24 Sharp Corp 不揮発性半導体メモリ
JP2597741B2 (ja) 1990-08-30 1997-04-09 シャープ株式会社 不揮発性メモリ素子
JP2744126B2 (ja) 1990-10-17 1998-04-28 株式会社東芝 半導体装置
US5254489A (en) 1990-10-18 1993-10-19 Nec Corporation Method of manufacturing semiconductor device by forming first and second oxide films by use of nitridation
US5087958A (en) 1990-11-05 1992-02-11 Actel Corporation Misalignment tolerant antifuse
US5163180A (en) 1991-01-18 1992-11-10 Actel Corporation Low voltage programming antifuse and transistor breakdown method for making same
US5701027A (en) 1991-04-26 1997-12-23 Quicklogic Corporation Programmable interconnect structures and programmable integrated circuits
US5241496A (en) 1991-08-19 1993-08-31 Micron Technology, Inc. Array of read-only memory cells, eacch of which has a one-time, voltage-programmable antifuse element constructed within a trench shared by a pair of cells
US5110754A (en) 1991-10-04 1992-05-05 Micron Technology, Inc. Method of making a DRAM capacitor for use as an programmable antifuse for redundancy repair/options on a DRAM
JPH05128886A (ja) 1991-10-31 1993-05-25 Nippon Steel Corp 半導体記憶装置
FR2689263A1 (fr) 1992-03-25 1993-10-01 Trt Telecom Radio Electr Dispositif comportant des moyens pour valider des données inscrites dans une mémoire.
DE4311358C2 (de) 1992-04-07 1999-07-22 Mitsubishi Electric Corp Nicht-flüchtige Halbleiterspeichereinrichtung und Betriebsverfahren für eine nicht-flüchtige Halbleiterspeichereinrichtung und Verfahren zum Programmieren von Information in eine nicht-flüchtige Halbleiterspeichereinrichtung
US5323351A (en) * 1992-06-10 1994-06-21 Nexcom Technology, Inc. Method and apparatus for programming electrical erasable programmable read-only memory arrays
US5304871A (en) 1992-07-24 1994-04-19 Actel Corporation Programmable interconnect architecture employing leaky programmable elements
FR2697673B1 (fr) * 1992-10-29 1994-12-16 Gemplus Card Int Circuit à fusible, pour circuit intégré.
US5416343A (en) 1992-11-20 1995-05-16 U.S. Philips Corporation Semiconductor device provided with a number of programmable elements
TW225044B (ja) 1992-11-20 1994-06-11 Philips Electronics Nv
KR950004870B1 (ko) 1992-11-24 1995-05-15 삼성전자 주식회사 번인 모드에서 분리게이트의 신뢰성 개선회로
US5330920A (en) 1993-06-15 1994-07-19 Digital Equipment Corporation Method of controlling gate oxide thickness in the fabrication of semiconductor devices
US6249809B1 (en) 1993-08-30 2001-06-19 William L. Bro Automated and interactive telecommunications system
US5586270A (en) 1993-09-30 1996-12-17 Intel Corporation Method and apparatus for upgrading a central processing unit and existing memory structure in a computer system
BE1007591A3 (nl) 1993-10-05 1995-08-16 Philips Electronics Nv Programmeerbare halfgeleiderinrichting alsmede programmeerbaar halfgeleidergeheugen omvattende een dergelijke halfgeleiderinrichting.
US5477499A (en) 1993-10-13 1995-12-19 Advanced Micro Devices, Inc. Memory architecture for a three volt flash EEPROM
US5455525A (en) 1993-12-06 1995-10-03 Intelligent Logic Systems, Inc. Hierarchically-structured programmable logic array and system for interconnecting logic elements in the logic array
BE1008052A3 (nl) 1994-01-31 1996-01-03 Philips Electronics Nv Halfgeleiderinrichting.
US5488579A (en) 1994-04-29 1996-01-30 Motorola Inc. Three-dimensionally integrated nonvolatile SRAM cell and process
US5478765A (en) 1994-05-04 1995-12-26 Regents Of The University Of Texas System Method of making an ultra thin dielectric for electronic devices
US5498577A (en) * 1994-07-26 1996-03-12 Advanced Micro Devices, Inc. Method for fabricating thin oxides for a semiconductor technology
US5650336A (en) 1994-09-19 1997-07-22 Matsushita Electric Industrial Co., Ltd. Method of presuming life time of semiconductor device
US5595922A (en) 1994-10-28 1997-01-21 Texas Instruments Process for thickening selective gate oxide regions
DE4440539C2 (de) * 1994-11-12 1996-09-19 Itt Ind Gmbh Deutsche Programmierbarer Halbleiterspeicher
US5587603A (en) 1995-01-06 1996-12-24 Actel Corporation Two-transistor zero-power electrically-alterable non-volatile latch
US5576568A (en) 1995-01-18 1996-11-19 Actel Corporation Single-transistor electrically-alterable switch employing fowler nordheim tunneling for program and erase
US5675547A (en) 1995-06-01 1997-10-07 Sony Corporation One time programmable read only memory programmed by destruction of insulating layer
US5672994A (en) 1995-12-21 1997-09-30 International Business Machines Corporation Antifuse circuit using standard MOSFET devices
US5821766A (en) 1996-02-20 1998-10-13 Hyundai Electronics Industries Co., Ltd. Method and apparatus for measuring the metallurgical channel length of a semiconductor device
US6096610A (en) 1996-03-29 2000-08-01 Intel Corporation Transistor suitable for high voltage circuit
US5925904A (en) * 1996-04-03 1999-07-20 Altera Corporation Two-terminal electrically-reprogrammable programmable logic element
US6087707A (en) 1996-04-16 2000-07-11 Micron Technology, Inc. Structure for an antifuse cell
DE69626792T2 (de) * 1996-05-09 2004-03-25 Stmicroelectronics S.R.L., Agrate Brianza Elektrische löschbare und programmierbare nichtflüchtige Speicheranordnung mit prüfbaren Redundanzschaltungen
US5847441A (en) 1996-05-10 1998-12-08 Micron Technology, Inc. Semiconductor junction antifuse circuit
US5784636A (en) 1996-05-28 1998-07-21 National Semiconductor Corporation Reconfigurable computer architecture for use in signal processing applications
US5825201A (en) 1996-06-21 1998-10-20 Quicklogic Corporation Programming architecture for a programmable integrated circuit employing antifuses
US5741737A (en) 1996-06-27 1998-04-21 Cypress Semiconductor Corporation MOS transistor with ramped gate oxide thickness and method for making same
US6569101B2 (en) 2001-04-19 2003-05-27 Sonosite, Inc. Medical diagnostic ultrasound instrument with ECG module, authorization mechanism and methods of use
US5882993A (en) 1996-08-19 1999-03-16 Advanced Micro Devices, Inc. Integrated circuit with differing gate oxide thickness and process for making same
US5742555A (en) 1996-08-20 1998-04-21 Micron Technology, Inc. Method of anti-fuse repair
US5850145A (en) * 1996-09-09 1998-12-15 Hewlett-Packard Co. Apparatus and method for soft error comparison testing
US5781032A (en) 1996-09-09 1998-07-14 International Business Machines Corporation Programmable inverter circuit used in a programmable logic cell
US5892962A (en) 1996-11-12 1999-04-06 Lucent Technologies Inc. FPGA-based processor
US5986931A (en) 1997-01-02 1999-11-16 Caywood; John M. Low voltage single CMOS electrically erasable read-only memory
TW329041B (en) 1997-01-27 1998-04-01 United Microelectronics Corp Super density ROM
TW417256B (en) 1997-01-31 2001-01-01 Seiko Epson Corp Semiconductor MOS device and its manufacturing method
US5909049A (en) 1997-02-11 1999-06-01 Actel Corporation Antifuse programmed PROM cell
US6016268A (en) 1997-02-18 2000-01-18 Richard Mann Three transistor multi-state dynamic memory cell for embedded CMOS logic applications
US5889411A (en) 1997-02-26 1999-03-30 Xilinx, Inc. FPGA having logic element carry chains capable of generating wide XOR functions
US5949712A (en) 1997-03-27 1999-09-07 Xilinx, Inc. Non-volatile memory array using gate breakdown structure
US5801991A (en) 1997-03-31 1998-09-01 Intel Corporation Deselected word line that floats during MLC programming of a flash memory
US5899732A (en) 1997-04-11 1999-05-04 Advanced Micro Devices, Inc. Method of implanting silicon through a polysilicon gate for punchthrough control of a semiconductor device
US6037224A (en) 1997-05-02 2000-03-14 Advanced Micro Devices, Inc. Method for growing dual oxide thickness using nitrided oxides for oxidation suppression
US6110783A (en) 1997-06-27 2000-08-29 Sun Microsystems, Inc. Method for forming a notched gate oxide asymmetric MOS device
US6121666A (en) 1997-06-27 2000-09-19 Sun Microsystems, Inc. Split gate oxide asymmetric MOS devices
US6040968A (en) 1997-06-30 2000-03-21 Texas Instruments Incorporated EOS/ESD protection for high density integrated circuits
US6077719A (en) 1997-07-24 2000-06-20 Matsushita Electronics Corporation Semiconductor device evaluation method, method of controlling the semiconductor device production processes and recording medium
US6134144A (en) * 1997-09-19 2000-10-17 Integrated Memory Technologies, Inc. Flash memory array
US6218274B1 (en) 1997-10-28 2001-04-17 Sony Corporation Semiconductor device and manufacturing method thereof
JPH11135512A (ja) 1997-10-31 1999-05-21 Mitsubishi Electric Corp 電力用半導体装置及びその製造方法
US6047243A (en) 1997-12-11 2000-04-04 Advanced Micro Devices, Inc. Method for quantifying ultra-thin dielectric reliability: time dependent dielectric wear-out
US5918133A (en) 1997-12-18 1999-06-29 Advanced Micro Devices Semiconductor device having dual gate dielectric thickness along the channel and fabrication thereof
US6080682A (en) 1997-12-18 2000-06-27 Advanced Micro Devices, Inc. Methodology for achieving dual gate oxide thicknesses
JPH11243185A (ja) 1997-12-24 1999-09-07 Sanyo Electric Co Ltd 不揮発性半導体メモリ
US6127235A (en) 1998-01-05 2000-10-03 Advanced Micro Devices Method for making asymmetrical gate oxide thickness in channel MOSFET region
TW364180B (en) 1998-01-12 1999-07-11 United Microelectronics Corp A method for producing buried diffusion junction
US6121795A (en) 1998-02-26 2000-09-19 Xilinx, Inc. Low-voltage input/output circuit with high voltage tolerance
US6064225A (en) 1998-03-20 2000-05-16 Lucent Technologies Inc. Global signal distribution with reduced routing tracks in an FPGA
US5963799A (en) 1998-03-23 1999-10-05 Texas Instruments - Acer Incorporated Blanket well counter doping process for high speed/low power MOSFETs
IT1298816B1 (it) 1998-03-27 2000-02-02 Sgs Thomson Microelectronics Circuito di commutazione con tensione di uscita variabile fra una tensione di riferimento ed una tensione negativa
US6198652B1 (en) 1998-04-13 2001-03-06 Kabushiki Kaisha Toshiba Non-volatile semiconductor integrated memory device
JP2000077627A (ja) * 1998-06-17 2000-03-14 Mitsubishi Electric Corp 半導体素子
US6429495B2 (en) * 1998-06-17 2002-08-06 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with address programming circuit
DE19842883A1 (de) 1998-09-18 2000-03-30 Siemens Ag Elektrisch programmierbare, nichtflüchtige Speicherzellenanordnung
US6124171A (en) 1998-09-24 2000-09-26 Intel Corporation Method of forming gate oxide having dual thickness by oxidation process
US6304666B1 (en) 1998-10-07 2001-10-16 The United States Of America As Represented By The United States Department Of Energy Apparatus for sensing patterns of electrical field variations across a surface
JP2000123592A (ja) 1998-10-19 2000-04-28 Mitsubishi Electric Corp 半導体装置
TW449746B (en) * 1998-10-23 2001-08-11 Kaitech Engineering Inc Semiconductor memory device and method of making same
US6214666B1 (en) 1998-12-18 2001-04-10 Vantis Corporation Method of forming a non-volatile memory device
US6232631B1 (en) 1998-12-21 2001-05-15 Vantis Corporation Floating gate memory cell structure with programming mechanism outside the read path
US6282123B1 (en) 1998-12-21 2001-08-28 Lattice Semiconductor Corporation Method of fabricating, programming, and erasing a dual pocket two sided program/erase non-volatile memory cell
FR2787922B1 (fr) 1998-12-23 2002-06-28 St Microelectronics Sa Cellule memoire a programmation unique en technologie cmos
US6064595A (en) 1998-12-23 2000-05-16 Vantis Corporation Floating gate memory apparatus and method for selected programming thereof
US6157568A (en) 1998-12-23 2000-12-05 Vantis Corporation Avalanche programmed floating gate memory cell structure with program element in first polysilicon layer
US6294809B1 (en) 1998-12-28 2001-09-25 Vantis Corporation Avalanche programmed floating gate memory cell structure with program element in polysilicon
US6335262B1 (en) 1999-01-14 2002-01-01 International Business Machines Corporation Method for fabricating different gate oxide thicknesses within the same chip
US6136674A (en) 1999-02-08 2000-10-24 Advanced Micro Devices, Inc. Mosfet with gate plug using differential oxide growth
US6236229B1 (en) 1999-05-13 2001-05-22 Easic Corporation Integrated circuits which employ look up tables to provide highly efficient logic cells and logic functionalities
US6229733B1 (en) 1999-03-24 2001-05-08 Texas Instruments Incorporated Non-volatile memory cell for linear mos integrated circuits utilizing fused mosfet gate oxide
US6034893A (en) 1999-06-15 2000-03-07 Vantis Corporation Non-volatile memory cell having dual avalanche injection elements
US6153463A (en) 1999-07-09 2000-11-28 Macronix International Co., Ltd. Triple plate capacitor and method for manufacturing
US6166954A (en) 1999-07-14 2000-12-26 Programmable Microelectronics Corporation Single poly non-volatile memory having a PMOS write path and an NMOS read path
US6096580A (en) 1999-09-24 2000-08-01 International Business Machines Corporation Low programming voltage anti-fuse
JP3275893B2 (ja) 1999-09-27 2002-04-22 日本電気株式会社 半導体記憶素子
US6515344B1 (en) 1999-10-28 2003-02-04 Advanced Micro Devices, Inc. Thin oxide anti-fuse
JP2001135017A (ja) * 1999-11-02 2001-05-18 Nec Corp データ記憶装置及びデータ記憶装置用インタフェース装置
JP3822768B2 (ja) 1999-12-03 2006-09-20 株式会社ルネサステクノロジ Ｉｃカードの製造方法
TW502286B (en) 1999-12-09 2002-09-11 Koninkl Philips Electronics Nv Semiconductor device comprising a security coating and smartcard provided with such a device
US6678646B1 (en) 1999-12-14 2004-01-13 Atmel Corporation Method for implementing a physical design for a dynamically reconfigurable logic circuit
US6388305B1 (en) 1999-12-17 2002-05-14 International Business Machines Corporation Electrically programmable antifuses and methods for forming the same
US6272047B1 (en) 1999-12-17 2001-08-07 Micron Technology, Inc. Flash memory cell
US6459634B1 (en) 2000-01-31 2002-10-01 Micron Technology, Inc. Circuits and methods for testing memory cells along a periphery of a memory array
US6249460B1 (en) 2000-02-28 2001-06-19 Micron Technology, Inc. Dynamic flash memory cells with ultrathin tunnel oxides
US6297103B1 (en) 2000-02-28 2001-10-02 Micron Technology, Inc. Structure and method for dual gate oxide thicknesses
US6351428B2 (en) 2000-02-29 2002-02-26 Micron Technology, Inc. Programmable low voltage decode circuits with ultra-thin tunnel oxides
US6396120B1 (en) 2000-03-17 2002-05-28 International Business Machines Corporation Silicon anti-fuse structures, bulk and silicon on insulator fabrication methods and application
US6266269B1 (en) 2000-06-07 2001-07-24 Xilinx, Inc. Three terminal non-volatile memory element
US6611040B2 (en) 2000-06-08 2003-08-26 Tito Gelsomini Anti-fuse structure of writing and reading in integrated circuits
US6429686B1 (en) 2000-06-16 2002-08-06 Xilinx, Inc. Output driver circuit using thin and thick gate oxides
US6515509B1 (en) 2000-07-13 2003-02-04 Xilinx, Inc. Programmable logic device structures in standard cell devices
US6630724B1 (en) 2000-08-31 2003-10-07 Micron Technology, Inc. Gate dielectric antifuse circuits and methods for operating same
US6476636B1 (en) 2000-09-02 2002-11-05 Actel Corporation Tileable field-programmable gate array architecture
JP2002093745A (ja) * 2000-09-12 2002-03-29 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2002134620A (ja) 2000-10-27 2002-05-10 Mitsubishi Electric Corp 半導体装置
US6465306B1 (en) 2000-11-28 2002-10-15 Advanced Micro Devices, Inc. Simultaneous formation of charge storage and bitline to wordline isolation
US6960819B2 (en) 2000-12-20 2005-11-01 Broadcom Corporation System and method for one-time programmed memory through direct-tunneling oxide breakdown
US6627970B2 (en) 2000-12-20 2003-09-30 Infineon Technologies Ag Integrated semiconductor circuit, in particular a semiconductor memory circuit, having at least one integrated electrical antifuse structure, and a method of producing the structure
US6420925B1 (en) 2001-01-09 2002-07-16 International Business Machines Corporation Programmable latch device with integrated programmable element
US6580145B2 (en) 2001-01-16 2003-06-17 Taiwan Semiconductor Manufacturing Co., Ltd Low programming voltage anti-fuse structure
US6556481B1 (en) 2001-02-21 2003-04-29 Aplus Flash Technology, Inc. 3-step write operation nonvolatile semiconductor one-transistor, nor-type flash EEPROM memory cell
US6531410B2 (en) * 2001-02-27 2003-03-11 International Business Machines Corporation Intrinsic dual gate oxide MOSFET using a damascene gate process
FR2822286A1 (fr) * 2001-03-19 2002-09-20 St Microelectronics Sa Memoire eeprom programmable par mot comprenant des verrous de selection de colonne a double fonction
US6369422B1 (en) 2001-05-01 2002-04-09 Atmel Corporation Eeprom cell with asymmetric thin window
KR100421040B1 (ko) 2001-05-07 2004-03-03 삼성전자주식회사 제어할 수 있는 가상 공급 전원을 이용하여 소비전력 및데이터출력시간이 감소된 반도체 메모리 셀
US6781887B2 (en) 2001-06-02 2004-08-24 Texas Instruments Incorporated Anti-fuse structure and method of writing and reading in integrated circuits
US6813406B2 (en) 2001-06-14 2004-11-02 Lightbay Networks Corporation Photonic switching apparatus for optical communication network
US6602729B2 (en) 2001-07-13 2003-08-05 Infineon Technologies Ag Pulse voltage breakdown (VBD) technique for inline gate oxide reliability monitoring
US6633182B2 (en) 2001-09-05 2003-10-14 Carnegie Mellon University Programmable gate array based on configurable metal interconnect vias
US6541792B1 (en) * 2001-09-14 2003-04-01 Hewlett-Packard Development Company, Llp Memory device having dual tunnel junction memory cells
JP4599059B2 (ja) * 2001-09-18 2010-12-15 キロパス テクノロジー インコーポレイテッド 超薄膜誘電体のブレークダウン現象を利用した半導体メモリセルセル及びメモリアレイ
US6798693B2 (en) 2001-09-18 2004-09-28 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
US6992365B2 (en) 2001-10-12 2006-01-31 Ovonyx, Inc. Reducing leakage currents in memories with phase-change material
US6700151B2 (en) 2001-10-17 2004-03-02 Kilopass Technologies, Inc. Reprogrammable non-volatile memory using a breakdown phenomena in an ultra-thin dielectric
US6624031B2 (en) 2001-11-20 2003-09-23 International Business Machines Corporation Test structure and methodology for semiconductor stress-induced defects and antifuse based on same test structure
JP2003168734A (ja) 2001-11-29 2003-06-13 Mitsubishi Electric Corp 半導体装置及びその制御方法、その製造方法
US6754881B2 (en) 2001-12-10 2004-06-22 International Business Machines Corporation Field programmable network processor and method for customizing a network processor
US6545899B1 (en) * 2001-12-12 2003-04-08 Micron Technology, Inc. ROM embedded DRAM with bias sensing
US6597234B2 (en) 2001-12-14 2003-07-22 Motorola, Inc. Anti-fuse circuit and method of operation
US6756633B2 (en) 2001-12-27 2004-06-29 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with horizontally oriented floating gate edges
US6808985B1 (en) 2002-02-21 2004-10-26 Taiwan Semiconductor Manufacturing Company Products derived from embedded flash/EEPROM products
JP2003257178A (ja) 2002-03-06 2003-09-12 Matsushita Electric Ind Co Ltd 半導体メモリ装置
FR2838861A1 (fr) * 2002-04-23 2003-10-24 St Microelectronics Sa Memoire effacable et programmable electriquement comprenant un dispositif de gestion d'une tension d'alimentation interne
US6777757B2 (en) 2002-04-26 2004-08-17 Kilopass Technologies, Inc. High density semiconductor memory cell and memory array using a single transistor
US6940751B2 (en) * 2002-04-26 2005-09-06 Kilopass Technologies, Inc. High density semiconductor memory cell and memory array using a single transistor and having variable gate oxide breakdown
US6898116B2 (en) 2002-04-26 2005-05-24 Kilopass Technologies, Inc. High density semiconductor memory cell and memory array using a single transistor having a buried N+ connection
US6682980B2 (en) 2002-05-06 2004-01-27 Texas Instruments Incorporated Fabrication of abrupt ultra-shallow junctions using angled PAI and fluorine implant
US6713839B2 (en) * 2002-05-24 2004-03-30 Airip Antifuse structure with low resistance
US6753590B2 (en) 2002-07-08 2004-06-22 International Business Machines Corporation High impedance antifuse
US6650143B1 (en) 2002-07-08 2003-11-18 Kilopass Technologies, Inc. Field programmable gate array based upon transistor gate oxide breakdown
US6700176B2 (en) 2002-07-18 2004-03-02 Broadcom Corporation MOSFET anti-fuse structure and method for making same
KR20040010303A (ko) * 2002-07-23 2004-01-31 가부시끼가이샤 도시바 반도체 장치 및 그 제조 방법, 불휘발성 반도체 기억 장치및 그 제조 방법, 및 불휘발성 반도체 기억 장치를구비하는 전자 장치
US6936909B2 (en) 2002-08-29 2005-08-30 Micron Technology, Inc. Gate dielectric antifuse circuit to protect a high-voltage transistor
US6751150B2 (en) 2002-08-29 2004-06-15 Micron Technology, Inc. Circuits and method to protect a gate dielectric antifuse
KR100488542B1 (ko) 2002-10-21 2005-05-11 삼성전자주식회사 비트라인 프리차아지 타임을 개선한 반도체 메모리 장치
US7087499B2 (en) 2002-12-20 2006-08-08 International Business Machines Corporation Integrated antifuse structure for FINFET and CMOS devices
US6933557B2 (en) 2003-08-11 2005-08-23 Atmel Corporation Fowler-Nordheim block alterable EEPROM memory cell
US6903984B1 (en) 2003-12-31 2005-06-07 Intel Corporation Floating-body DRAM using write word line for increased retention time
JP4981661B2 (ja) 2004-05-06 2012-07-25 サイデンス コーポレーション 分割チャネルアンチヒューズアレイ構造
US7528015B2 (en) 2005-06-28 2009-05-05 Freescale Semiconductor, Inc. Tunable antifuse element and method of manufacture

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