JPH0586673B2 - - Google Patents
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- JPH0586673B2 JPH0586673B2 JP58179647A JP17964783A JPH0586673B2 JP H0586673 B2 JPH0586673 B2 JP H0586673B2 JP 58179647 A JP58179647 A JP 58179647A JP 17964783 A JP17964783 A JP 17964783A JP H0586673 B2 JPH0586673 B2 JP H0586673B2
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- JP
- Japan
- Prior art keywords
- layer
- gate electrode
- recess
- substrate
- drain
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/025—Manufacture or treatment forming recessed gates, e.g. by using local oxidation
- H10D64/027—Manufacture or treatment forming recessed gates, e.g. by using local oxidation by etching at gate locations
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はMOS形半導体装置、特にMOS形半
導体集積回路装置中のMOS形電界効果トランジ
スタの製造方法に関するものである。
導体集積回路装置中のMOS形電界効果トランジ
スタの製造方法に関するものである。
第１図はMOS形半導体集積回路装置
（MOSIC）における従来のMOS形電界効果トラ
ンジスタ（MOSFET）の製造方法を説明するた
めにその主要段階における状況を示す断面図であ
る。まず、半導体基板であるシリコン基板１の表
面部に選択的に素子間分離層（図示せず）を形成
した後に、熱酸化法などによつてゲート絶縁膜と
して比較的薄いゲート酸化膜２を形成し、
MOSFETのしきい値電圧制御用の不純物ドーピ
ング層３をイオン注入法などで形成し、さらにゲ
ート酸化膜２の上にゲート電極材料である多結晶
シリコン層４を形成し、必要に応じてリンなどの
不純物を多結晶シリコン層４にドーピングして抵
抗を低下させ、その上にホトレジスト層５を所要
の部分のみに形成する〔第１図ａ〕。つづいて、
ホトレジスト層５をマスクとして多結晶シリコン
層４を選択的にエツチング除去して多結晶シリコ
ンゲート電極４を形成した後、このゲート電極４
をマスクとして不純物をイオン注入後、熱拡散法
などによつて基板１内にドーピングし、適当なア
ニール、ドライブを施してソース層６およびドレ
イン層７を形成する。つづいて、多結晶シリコン
ゲート電極４を保護するために、その表面に酸化
膜８を形成する〔第１図ｂ〕。次いで、表面の平
滑化と絶縁のためにリンなどを含んだ酸化膜９を
形成し、つづいて写真製版とエツチング法によつ
て所望部分にコンタクト孔１０，１１を形成する
〔第１図ｃ〕。その後にコンタクト孔１０および１
１を通して所要領域〔この例ではゲート電極４お
よびドレイン層７〕にそれぞれ接続されたアルミ
ニウム配線１２および１３を形成し、その上を覆
うパツシベーシヨン膜１４を形成してMOSFET
が完成する〔第１図ｄ〕。
（MOSIC）における従来のMOS形電界効果トラ
ンジスタ（MOSFET）の製造方法を説明するた
めにその主要段階における状況を示す断面図であ
る。まず、半導体基板であるシリコン基板１の表
面部に選択的に素子間分離層（図示せず）を形成
した後に、熱酸化法などによつてゲート絶縁膜と
して比較的薄いゲート酸化膜２を形成し、
MOSFETのしきい値電圧制御用の不純物ドーピ
ング層３をイオン注入法などで形成し、さらにゲ
ート酸化膜２の上にゲート電極材料である多結晶
シリコン層４を形成し、必要に応じてリンなどの
不純物を多結晶シリコン層４にドーピングして抵
抗を低下させ、その上にホトレジスト層５を所要
の部分のみに形成する〔第１図ａ〕。つづいて、
ホトレジスト層５をマスクとして多結晶シリコン
層４を選択的にエツチング除去して多結晶シリコ
ンゲート電極４を形成した後、このゲート電極４
をマスクとして不純物をイオン注入後、熱拡散法
などによつて基板１内にドーピングし、適当なア
ニール、ドライブを施してソース層６およびドレ
イン層７を形成する。つづいて、多結晶シリコン
ゲート電極４を保護するために、その表面に酸化
膜８を形成する〔第１図ｂ〕。次いで、表面の平
滑化と絶縁のためにリンなどを含んだ酸化膜９を
形成し、つづいて写真製版とエツチング法によつ
て所望部分にコンタクト孔１０，１１を形成する
〔第１図ｃ〕。その後にコンタクト孔１０および１
１を通して所要領域〔この例ではゲート電極４お
よびドレイン層７〕にそれぞれ接続されたアルミ
ニウム配線１２および１３を形成し、その上を覆
うパツシベーシヨン膜１４を形成してMOSFET
が完成する〔第１図ｄ〕。
このMOSFETの動作は周知であり説明の要は
ないであろう。
ないであろう。
この従来のMOSFETでは、ソース層６および
ドレイン層７を形成するに際して拡散不純物量が
多いほど、低抵抗化が可能であり、また、イオン
注入後の熱処理温度が高く、熱処理時間が長いほ
ど、基板１中に導入された不純物の活性化が進
み、かつソース層６およびドレイン層７と基板１
との間で形成されるpn接合付近でのソース層６
およびドレイン層７の不純物濃度勾配がゆるやか
になり、ソース層６およびドレイン層７と基板１
との間の耐圧が向上するという利点がある。
ドレイン層７を形成するに際して拡散不純物量が
多いほど、低抵抗化が可能であり、また、イオン
注入後の熱処理温度が高く、熱処理時間が長いほ
ど、基板１中に導入された不純物の活性化が進
み、かつソース層６およびドレイン層７と基板１
との間で形成されるpn接合付近でのソース層６
およびドレイン層７の不純物濃度勾配がゆるやか
になり、ソース層６およびドレイン層７と基板１
との間の耐圧が向上するという利点がある。
しかしその一方、○イ不純物量が多いこと、○ロ熱
処理温度が高いこと、○ハ熱処理時間が長いこと、
によつて、基板１の表面からのソース層６および
ドレイン層７の深さxjは増加し、特にチヤネル長
ｌが短い場合、ソース・ドレイン間の耐圧が低下
するという欠点があつた。また、基板１の上にゲ
ート電極４が形成されるので、上面に凹凸を生
じ、その上に形成されるアルミニウム配線１２，
１３などの段差部での被覆性が劣化し、断線を生
じ易いという欠点もあつた。
処理温度が高いこと、○ハ熱処理時間が長いこと、
によつて、基板１の表面からのソース層６および
ドレイン層７の深さxjは増加し、特にチヤネル長
ｌが短い場合、ソース・ドレイン間の耐圧が低下
するという欠点があつた。また、基板１の上にゲ
ート電極４が形成されるので、上面に凹凸を生
じ、その上に形成されるアルミニウム配線１２，
１３などの段差部での被覆性が劣化し、断線を生
じ易いという欠点もあつた。
この発明は以上のような点に鑑みてなされたも
ので、ゲート絶縁膜およびゲート電極を半導体基
板の表面に設けた凹部内に形成することによつ
て、ソース・ドレイン間並びにソースおよびドレ
インと基板との間の耐圧が高く、しかも素子表面
が平坦で表面部に形成する配線に断線などのおそ
れのないMOS形半導体装置の製造方法を提供す
るものである。
ので、ゲート絶縁膜およびゲート電極を半導体基
板の表面に設けた凹部内に形成することによつ
て、ソース・ドレイン間並びにソースおよびドレ
インと基板との間の耐圧が高く、しかも素子表面
が平坦で表面部に形成する配線に断線などのおそ
れのないMOS形半導体装置の製造方法を提供す
るものである。
第２図はこの発明の一実施例の構成の理解を深
めるためにその製造主要段階での状態を示す断面
図である。まず、半導体基板１の主面上にゲート
形成部分に開孔を有するホトレジスタ層１５を形
成し、このホトレジスト層１５をマスクとしてエ
ツチングを施して半導体基板１に所要深さの凹部
１６を形成し、つづいて、MOSFETのしきい値
電圧制御用の不純物ドーピング層３をイオン注入
法などで形成する〔第２図ａ〕。次に、ホトレジ
スト層１５を除去し、比較的薄いゲート酸化膜２
を凹部１６の底面、および内壁面並びに基板１の
主面上にわたつて形成する。そして、このゲート
酸化膜２上面にその凹部１７内を含めて、その凹
部１７の深さ以上の厚さにゲート電極材料として
の多結晶シリコン層４をCVD法などで形成し、
必要に応じてリンなどの不純物を熱拡散法などで
導入して抵抗を低下させる。その後に表面の凹部
をポリイミド、OCDなどの平坦化材料１８で埋
めて適当な熱処理を施して表面を平坦化する〔第
２図ｂ〕。つづいて、多結晶シリコン層４と平坦
化材料１８とのエツチングレートが等しくなるよ
うな条件で凹部１７内以外の多結晶シリコン層４
および平坦化材料１８を除去して凹部１７内に多
結晶シリコンゲート電極４を残す。〔第２図ｃ〕。
その後、イオン注入などで不純物ドーピングを選
択的に施し、更に熱処理によつて導入された不純
物のアニール、ドライブを行いソース層６および
ドレイン層７を形成する〔第２図ｄ〕。ついで、
多結晶シリコンゲート電極４の上表面を保護する
ための絶縁膜である比較的薄いゲート上酸化膜１
９を熱酸化法、CVD法等で形成し、更にその上
にリンを含んだ比較的厚い酸化膜９をCVD法な
どで形成する〔第２図ｅ〕。つづいて、上面にホ
トレジスト層２０を被着させ、コンタクト孔を形
成すべき部位に開孔２１，２２を形成する〔第２
図ｆ〕。そして、このホトレジスト層２０をマス
クとしてエツチングを施してゲート電極４の上で
は酸化膜９，１９、ドレイン層７の上では酸化膜
９，１９，２を貫通するコンタクト孔１０および
１１をそれぞれ形成し、以下従来と同様にアルミ
ニウム配線１２，１３およびパツシベーシヨン膜
１４を形成してこの実施例になるMOSFETは完
成する〔第２図ｆ〕。
めるためにその製造主要段階での状態を示す断面
図である。まず、半導体基板１の主面上にゲート
形成部分に開孔を有するホトレジスタ層１５を形
成し、このホトレジスト層１５をマスクとしてエ
ツチングを施して半導体基板１に所要深さの凹部
１６を形成し、つづいて、MOSFETのしきい値
電圧制御用の不純物ドーピング層３をイオン注入
法などで形成する〔第２図ａ〕。次に、ホトレジ
スト層１５を除去し、比較的薄いゲート酸化膜２
を凹部１６の底面、および内壁面並びに基板１の
主面上にわたつて形成する。そして、このゲート
酸化膜２上面にその凹部１７内を含めて、その凹
部１７の深さ以上の厚さにゲート電極材料として
の多結晶シリコン層４をCVD法などで形成し、
必要に応じてリンなどの不純物を熱拡散法などで
導入して抵抗を低下させる。その後に表面の凹部
をポリイミド、OCDなどの平坦化材料１８で埋
めて適当な熱処理を施して表面を平坦化する〔第
２図ｂ〕。つづいて、多結晶シリコン層４と平坦
化材料１８とのエツチングレートが等しくなるよ
うな条件で凹部１７内以外の多結晶シリコン層４
および平坦化材料１８を除去して凹部１７内に多
結晶シリコンゲート電極４を残す。〔第２図ｃ〕。
その後、イオン注入などで不純物ドーピングを選
択的に施し、更に熱処理によつて導入された不純
物のアニール、ドライブを行いソース層６および
ドレイン層７を形成する〔第２図ｄ〕。ついで、
多結晶シリコンゲート電極４の上表面を保護する
ための絶縁膜である比較的薄いゲート上酸化膜１
９を熱酸化法、CVD法等で形成し、更にその上
にリンを含んだ比較的厚い酸化膜９をCVD法な
どで形成する〔第２図ｅ〕。つづいて、上面にホ
トレジスト層２０を被着させ、コンタクト孔を形
成すべき部位に開孔２１，２２を形成する〔第２
図ｆ〕。そして、このホトレジスト層２０をマス
クとしてエツチングを施してゲート電極４の上で
は酸化膜９，１９、ドレイン層７の上では酸化膜
９，１９，２を貫通するコンタクト孔１０および
１１をそれぞれ形成し、以下従来と同様にアルミ
ニウム配線１２，１３およびパツシベーシヨン膜
１４を形成してこの実施例になるMOSFETは完
成する〔第２図ｆ〕。
この実施例では多結晶シリコンゲート電極４が
基板１の表面部に形成された凹部内に埋込んで形
成されるので、ゲート電極４の厚さに起因する素
子表面の凹凸がなく、アルミニウム配線１２，１
３の下には段差を生じない。従つて、配線の断線
の原因を除去できる。
基板１の表面部に形成された凹部内に埋込んで形
成されるので、ゲート電極４の厚さに起因する素
子表面の凹凸がなく、アルミニウム配線１２，１
３の下には段差を生じない。従つて、配線の断線
の原因を除去できる。
また、第３図はこの実施例のゲート電極の近傍
のみを拡大して示す断面図であるが、上述のよう
な構成であるので、ソース層６、ドレイン層７の
深さxjは、基板１の上面から凹部１６の底面まで
の深さxj1と、その凹部１６の底面から下の深さ
xj2との和になるが、MOSFETのソース・ドレイ
ン間耐圧に関与する拡散層深さxj2は小さくする
ことができ、ソース・ドレイン間耐圧の低下を防
止できる。また、ソース層６、ドレイン層７の深
さxjはxj＝xj1＋xj2であるから大きくすることが
でき、ソース層６、ドレイン層７の形成のときの
不純物量を多く、熱処理時間を長く、温度を高く
できる点で有利である。更に、ソース層６、ドレ
イン層７と基板１との間の接合を基板１表面から
深くできるので接合附近での不純物勾配をゆるや
かにでき、ソース層６、ドレイン層７と基板１と
の間の耐圧も向上できる。
のみを拡大して示す断面図であるが、上述のよう
な構成であるので、ソース層６、ドレイン層７の
深さxjは、基板１の上面から凹部１６の底面まで
の深さxj1と、その凹部１６の底面から下の深さ
xj2との和になるが、MOSFETのソース・ドレイ
ン間耐圧に関与する拡散層深さxj2は小さくする
ことができ、ソース・ドレイン間耐圧の低下を防
止できる。また、ソース層６、ドレイン層７の深
さxjはxj＝xj1＋xj2であるから大きくすることが
でき、ソース層６、ドレイン層７の形成のときの
不純物量を多く、熱処理時間を長く、温度を高く
できる点で有利である。更に、ソース層６、ドレ
イン層７と基板１との間の接合を基板１表面から
深くできるので接合附近での不純物勾配をゆるや
かにでき、ソース層６、ドレイン層７と基板１と
の間の耐圧も向上できる。
なお、上記実施例では凹部１６の内側面におい
て、ゲート電極４とソース層６およびドレイン層
７とが薄いゲート酸化膜２のみを介して接してい
るので、それらの間の寄生容量が大きくなり、素
子の動作速度に影響を与えるおそれがある。第４
図はこの点を改良したこの発明の他の実施例の製
造工程の要部のみを示す断面図で、第４図ａのよ
うに半導体基板１に凹部１６および不純物ドーピ
ング層３を形成した後に、第４図ｂに示すように
ゲート酸化膜２を形成した後、その凹部１７内を
含めて絶縁層である酸化層２３をCVD法などで
形成し、これに第４図ｃに示すように垂直方向の
異方性エツチングを施して凹部１７の側壁部に絶
縁膜である酸化膜２３ａを残す。その後に第２図
ｂ，ｃの工程と同様にして、第４図ｄに示すよう
にゲート電極４を形成すれば、ゲート電極４とソ
ース層６およびドレイン層７との間の寄生容量を
減らすことができる。
て、ゲート電極４とソース層６およびドレイン層
７とが薄いゲート酸化膜２のみを介して接してい
るので、それらの間の寄生容量が大きくなり、素
子の動作速度に影響を与えるおそれがある。第４
図はこの点を改良したこの発明の他の実施例の製
造工程の要部のみを示す断面図で、第４図ａのよ
うに半導体基板１に凹部１６および不純物ドーピ
ング層３を形成した後に、第４図ｂに示すように
ゲート酸化膜２を形成した後、その凹部１７内を
含めて絶縁層である酸化層２３をCVD法などで
形成し、これに第４図ｃに示すように垂直方向の
異方性エツチングを施して凹部１７の側壁部に絶
縁膜である酸化膜２３ａを残す。その後に第２図
ｂ，ｃの工程と同様にして、第４図ｄに示すよう
にゲート電極４を形成すれば、ゲート電極４とソ
ース層６およびドレイン層７との間の寄生容量を
減らすことができる。
また、ゲート電極材料としては多結晶シリコン
の他に、高融点金属、そのシリサイド、または多
結晶シリコンとシリサイドとの２層構造材でもよ
い。
の他に、高融点金属、そのシリサイド、または多
結晶シリコンとシリサイドとの２層構造材でもよ
い。
以上詳述したようにこの発明になるMOS形半
導体装置の製造方法ではゲート電極を基板に設け
た凹部内に形成したのでソース・ドレイン間耐
圧、基板とソースおよびドレインとの間の耐圧を
大きくでき、しかも表面が平坦化合されるので配
線の断線などのおそれがなくなる。
導体装置の製造方法ではゲート電極を基板に設け
た凹部内に形成したのでソース・ドレイン間耐
圧、基板とソースおよびドレインとの間の耐圧を
大きくでき、しかも表面が平坦化合されるので配
線の断線などのおそれがなくなる。
第１図は従来のMOSFETの製造主要段階にお
ける状態を示す断面図、第２図はこの発明の一実
施例の構成の理解を深めるためにその製造主要段
階における状態を示す断面図、第３図はこの実施
例のゲート電極近傍のみを拡大して示す断面図、
第４図はこの発明の他の実施例の製造工程の要部
のみを示す断面図である。 図において、１は半導体基板、２はゲート絶縁
膜、４はゲート電極、６はソース層、７はドレイ
ン層、９は絶縁層、１０，１１はコンタクト孔、
１２，１３は配線、１６は凹部、１９は絶縁膜、
２３ａはゲート絶縁膜２を厚くするための絶縁膜
である。なお、図中同一符号は同一または相当部
分を示す。
ける状態を示す断面図、第２図はこの発明の一実
施例の構成の理解を深めるためにその製造主要段
階における状態を示す断面図、第３図はこの実施
例のゲート電極近傍のみを拡大して示す断面図、
第４図はこの発明の他の実施例の製造工程の要部
のみを示す断面図である。 図において、１は半導体基板、２はゲート絶縁
膜、４はゲート電極、６はソース層、７はドレイ
ン層、９は絶縁層、１０，１１はコンタクト孔、
１２，１３は配線、１６は凹部、１９は絶縁膜、
２３ａはゲート絶縁膜２を厚くするための絶縁膜
である。なお、図中同一符号は同一または相当部
分を示す。
Claims (1)
- 【特許請求の範囲】 １ 次の工程を備えたことを特徴とする半導体装
置の製造方法 (a) 半導体基板表面に凹溝を形成する工程。 (b) 上記凹溝の底面および側面に第１の絶縁膜を
形成する工程。 (c) 上記凹溝側面の第１の絶縁膜上に第２の絶縁
膜を形成する工程。 (d) 上記第１、第２の絶縁膜で覆われた上記凹溝
内にゲート電極を形成する工程。 (e) 上記半導体基板の凹溝の両側にかつ凹溝底面
下方に浅く延びるソース・ドレン領域を形成す
る工程。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179647A JPS6070766A (ja) | 1983-09-26 | 1983-09-26 | 半導体装置の製造方法 |
| US06/627,470 US4710790A (en) | 1983-09-26 | 1984-07-03 | MOS transistor |
| DE3448122A DE3448122C2 (ja) | 1983-09-26 | 1984-07-17 | |
| DE3426306A DE3426306A1 (de) | 1983-09-26 | 1984-07-17 | Mos-transistor und verfahren zu seiner herstellung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179647A JPS6070766A (ja) | 1983-09-26 | 1983-09-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6070766A JPS6070766A (ja) | 1985-04-22 |
| JPH0586673B2 true JPH0586673B2 (ja) | 1993-12-13 |
Family
ID=16069422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58179647A Granted JPS6070766A (ja) | 1983-09-26 | 1983-09-26 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4710790A (ja) |
| JP (1) | JPS6070766A (ja) |
| DE (2) | DE3448122C2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4835584A (en) * | 1986-11-27 | 1989-05-30 | American Telephone And Telegraph Company, At&T Bell Laboratories | Trench transistor |
| JPH0640583B2 (ja) * | 1987-07-16 | 1994-05-25 | 株式会社東芝 | 半導体装置の製造方法 |
| FR2635408B1 (fr) * | 1988-08-11 | 1992-04-10 | Sgs Thomson Microelectronics | Memoire de type eprom a haute densite d'integration |
| FR2635409B1 (fr) * | 1988-08-11 | 1991-08-02 | Sgs Thomson Microelectronics | Memoire de type eprom a haute densite d'integration possedant un facteur de couplage eleve, et son procede de fabrication |
| FR2635411A1 (fr) * | 1988-08-11 | 1990-02-16 | Sgs Thomson Microelectronics | Memoire de type eprom a haute densite d'integration avec une organisation en damier, un facteur de couplage ameliore et une possibilite de redondance |
| JPH0294477A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5726463A (en) * | 1992-08-07 | 1998-03-10 | General Electric Company | Silicon carbide MOSFET having self-aligned gate structure |
| US5929476A (en) | 1996-06-21 | 1999-07-27 | Prall; Kirk | Semiconductor-on-insulator transistor and memory circuitry employing semiconductor-on-insulator transistors |
| US5763310A (en) * | 1996-10-08 | 1998-06-09 | Advanced Micro Devices, Inc. | Integrated circuit employing simultaneously formed isolation and transistor trenches |
| US6100146A (en) * | 1996-10-30 | 2000-08-08 | Advanced Micro Devices, Inc. | Method of forming trench transistor with insulative spacers |
| US6500744B2 (en) * | 1999-09-02 | 2002-12-31 | Micron Technology, Inc. | Methods of forming DRAM assemblies, transistor devices, and openings in substrates |
| US6826232B2 (en) | 1999-12-20 | 2004-11-30 | Koninklijke Philips Electronics N.V. | Fine granular scalable video with embedded DCT coding of the enhancement layer |
| US6355944B1 (en) * | 1999-12-21 | 2002-03-12 | Philips Electronics North America Corporation | Silicon carbide LMOSFET with gate reach-through protection |
| US6838722B2 (en) * | 2002-03-22 | 2005-01-04 | Siliconix Incorporated | Structures of and methods of fabricating trench-gated MIS devices |
| JP5344477B2 (ja) * | 2009-08-28 | 2013-11-20 | 独立行政法人産業技術総合研究所 | リセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ |
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| EP2543072B1 (en) | 2010-03-02 | 2021-10-06 | Vishay-Siliconix | Structures and methods of fabricating dual gate devices |
| WO2012158977A2 (en) | 2011-05-18 | 2012-11-22 | Vishay-Siliconix | Semiconductor device |
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