JPS6070766A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6070766A JPS6070766A JP58179647A JP17964783A JPS6070766A JP S6070766 A JPS6070766 A JP S6070766A JP 58179647 A JP58179647 A JP 58179647A JP 17964783 A JP17964783 A JP 17964783A JP S6070766 A JPS6070766 A JP S6070766A
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- Japan
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- gate electrode
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- recess
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/025—Manufacture or treatment forming recessed gates, e.g. by using local oxidation
- H10D64/027—Manufacture or treatment forming recessed gates, e.g. by using local oxidation by etching at gate locations
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- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はＭＯ８形半導体装置、特にＭＯ８形半導体集
積回路装置中のＭＯ８形電界効果トランジスタの構造
９ ゛ に関するものである。
積回路装置中のＭＯ８形電界効果トランジスタの構造
９ ゛ に関するものである。
第１図はＭＯ８形半導体集積回路装置（ＭｏｓＩＣ）に
おける従来のＭＯ８形電界効果トランジスタ（ＭＯｓ
ＦＩＴ ）の製造方法を説明するためにそつ主要段階に
おける状況を示す断面図である。寸ず、半導体基板であ
るシリコン基板ｆｉ＋の表面部に選択的に素子間分離層
（図示せず）を形成した後に、熱酸化法などによってゲ
ート絶縁膜として比較的薄いゲート酸化膜（２）を形成
し、ＭＯ８ＩＩ″ＥＴのしきい値電圧制御用の不純物ド
ーピングＮ（３）をイオン注入法などで形成し、さらに
ゲート酸化膜（２）の上にゲート電極材料である多結晶
シリコン層（４）を形成し、必要に応じてリンなどの不
純物を多結晶シリコン層（４）にドーピングして抵抗を
低下させ、士の上にホトレジスト層（５）をｒ９ｒｅの
部分のみに形成する〔第１図（ａ） ）。つづいて、ホ
トレジスＩ一層（５）をマスクとして多結晶シリコン層
（４）を選択的にエツチング除去して多結晶シリコンゲ
ート電極（４）を形成した後、このゲート電極（４）を
マスクとして不純物をイオン注入法、熱拡散法などによ
って基板（１）内にドーピングし、適当なアニール、ド
ライブを施してソース層（６）およびドレイン層（７）
を形成する。つづいて、多結晶シリコンゲート電極（４
）を保護するために、その表面に酸化膜（８）を形成す
る〔第１図（ｂ）〕。次いで、表面の平滑化と絶縁のた
めにリンなどを含んだ酸化膜（９）を形成し、つづいて
写真製版とエツチング法によって所望部分にコンタクト
孔αＯ＋ 、 （Ｕ）を形成する〔第１図（Ｃ）〕。そ
の後にコンタクト孔（１０）および（Ｉｌ）を通して所
要領域〔この例ではゲート電極（４）およびドレイン１
（７））にそれぞれ接続されたアルミニウム配線（１力
および−を形成し、その上を覆うパンシベーション膜（
１４）を形成してＭＯ８Ｆ’ＥＴが完成する〔第１図（
ｄ）〕。
おける従来のＭＯ８形電界効果トランジスタ（ＭＯｓ
ＦＩＴ ）の製造方法を説明するためにそつ主要段階に
おける状況を示す断面図である。寸ず、半導体基板であ
るシリコン基板ｆｉ＋の表面部に選択的に素子間分離層
（図示せず）を形成した後に、熱酸化法などによってゲ
ート絶縁膜として比較的薄いゲート酸化膜（２）を形成
し、ＭＯ８ＩＩ″ＥＴのしきい値電圧制御用の不純物ド
ーピングＮ（３）をイオン注入法などで形成し、さらに
ゲート酸化膜（２）の上にゲート電極材料である多結晶
シリコン層（４）を形成し、必要に応じてリンなどの不
純物を多結晶シリコン層（４）にドーピングして抵抗を
低下させ、士の上にホトレジスト層（５）をｒ９ｒｅの
部分のみに形成する〔第１図（ａ） ）。つづいて、ホ
トレジスＩ一層（５）をマスクとして多結晶シリコン層
（４）を選択的にエツチング除去して多結晶シリコンゲ
ート電極（４）を形成した後、このゲート電極（４）を
マスクとして不純物をイオン注入法、熱拡散法などによ
って基板（１）内にドーピングし、適当なアニール、ド
ライブを施してソース層（６）およびドレイン層（７）
を形成する。つづいて、多結晶シリコンゲート電極（４
）を保護するために、その表面に酸化膜（８）を形成す
る〔第１図（ｂ）〕。次いで、表面の平滑化と絶縁のた
めにリンなどを含んだ酸化膜（９）を形成し、つづいて
写真製版とエツチング法によって所望部分にコンタクト
孔αＯ＋ 、 （Ｕ）を形成する〔第１図（Ｃ）〕。そ
の後にコンタクト孔（１０）および（Ｉｌ）を通して所
要領域〔この例ではゲート電極（４）およびドレイン１
（７））にそれぞれ接続されたアルミニウム配線（１力
および−を形成し、その上を覆うパンシベーション膜（
１４）を形成してＭＯ８Ｆ’ＥＴが完成する〔第１図（
ｄ）〕。
このＭＯＥＩＦＥＴの動作は周知であシ説明の蚕はない
であろう。
であろう。
この従来のＭＯＳＦＥＴでは、ソース層（６）およびド
レイン層（７）を形成するに際して拡散不純物量が多い
ほど、低抵抗化が可能であり、また、イオン注入後の熱
処理温度が高く、熱処理時間が長いほど、基板（１）中
に導入された不純物の活性化が進み、かつソース層（６
）およびドレイン層（７）と基板（１）との間で形成さ
れるｐｎ接合付近でのソース層（６）およびドレイン層
（７）の不純物濃度勾配がゆるやかになり、ソース層（
６）およびドレイン層（７）と基板ｉ１１とのＩｕｌの
耐圧が向上するという利点がある。
レイン層（７）を形成するに際して拡散不純物量が多い
ほど、低抵抗化が可能であり、また、イオン注入後の熱
処理温度が高く、熱処理時間が長いほど、基板（１）中
に導入された不純物の活性化が進み、かつソース層（６
）およびドレイン層（７）と基板（１）との間で形成さ
れるｐｎ接合付近でのソース層（６）およびドレイン層
（７）の不純物濃度勾配がゆるやかになり、ソース層（
６）およびドレイン層（７）と基板ｉ１１とのＩｕｌの
耐圧が向上するという利点がある。
しかしその一方、■不純物量が多いこと、＠熱処理温度
が高いこと、○熱処理時間が長いこと、によって、基板
＋ｉ＋の表面からのソースＮ（６）およびドレインＮ（
７）の深さＸ、は増加し、特にチャネル長ｔが短い場合
、ソース・ドレイン間の耐圧が低下するという欠点があ
った。また、基板（１）の上にゲート電極（４）が形成
されるので、上面に凹凸を生じ、その上に形成されるア
ルミニウム配線（＋２１ 、 （１３）などの段差部で
の被覆性が劣化し、断線を生じ易いという欠点もあった
。
が高いこと、○熱処理時間が長いこと、によって、基板
＋ｉ＋の表面からのソースＮ（６）およびドレインＮ（
７）の深さＸ、は増加し、特にチャネル長ｔが短い場合
、ソース・ドレイン間の耐圧が低下するという欠点があ
った。また、基板（１）の上にゲート電極（４）が形成
されるので、上面に凹凸を生じ、その上に形成されるア
ルミニウム配線（＋２１ 、 （１３）などの段差部で
の被覆性が劣化し、断線を生じ易いという欠点もあった
。
この発明は以上のような点に鑑みてなされたもので、ゲ
ート絶縁膜およびゲート電極を半導体基板の表面に設け
た凹部内に形成することによって、ソース・ドレイン間
並びにソースおよびドレインと基板との間の耐圧が高り
、シかも素子表面が平坦で表面部に形成する配線に断線
などのおそれのないＭＯ８形半導体装置を提供するもの
である。
ート絶縁膜およびゲート電極を半導体基板の表面に設け
た凹部内に形成することによって、ソース・ドレイン間
並びにソースおよびドレインと基板との間の耐圧が高り
、シかも素子表面が平坦で表面部に形成する配線に断線
などのおそれのないＭＯ８形半導体装置を提供するもの
である。
第２図はこの発明の一実施例の構成の理解を深めるため
にその製造主要段階での状態を示す断面図である。ます
、半導体基板（１）の主面上にゲート形成部分に開孔を
有するホトレジスト層０５）を形成し、このホトレジス
トＮ（Ｉ５＋をマスクとしてエツチングを施して半導体
基板（＋）に所要深さの凹部０６）を形成し、つづいて
、ＭＯＳＦＥＴのしきい値電圧制御用の不純物ドーピン
グＮ（３）をイオン注入法などで形成する〔第２図（ａ
）〕。次に、ホトレジスト層０６）を除去し、比較的薄
いゲート酸化膜（２）を凹部α６）の底面、および内壁
面並びに基板ｉｌ＋の主面上にわたつて形成する。そし
て、このゲート酸化膜（２）上面にその凹部０１）内を
含めて、その四部（ｌηの深さ以上の厚さにゲート電極
材料としての多結晶シリコン層（４）をＣＶＤ法などで
形成し、必要に応じてリンなどの不純物を熱拡散法など
で導入して抵抗を低下させる。その後に表面の凹部をポ
リイミド、ｏｃＤなどの平坦化材料θ８）で埋めて適当
な熱処理を施して表面を平坦化する〔第２図（１））
） Ｏっづいて、多結晶シリコン層（４）と平坦化材料
（１８）とのエツチングレートが等しくなるような条件
で凹部Ｑ７１内以外の多結晶シリコンＮ（４）および平
坦化材料（１８）を除去して凹部０７）内に多結晶シリ
コンゲート電極（４）を残す。
にその製造主要段階での状態を示す断面図である。ます
、半導体基板（１）の主面上にゲート形成部分に開孔を
有するホトレジスト層０５）を形成し、このホトレジス
トＮ（Ｉ５＋をマスクとしてエツチングを施して半導体
基板（＋）に所要深さの凹部０６）を形成し、つづいて
、ＭＯＳＦＥＴのしきい値電圧制御用の不純物ドーピン
グＮ（３）をイオン注入法などで形成する〔第２図（ａ
）〕。次に、ホトレジスト層０６）を除去し、比較的薄
いゲート酸化膜（２）を凹部α６）の底面、および内壁
面並びに基板ｉｌ＋の主面上にわたつて形成する。そし
て、このゲート酸化膜（２）上面にその凹部０１）内を
含めて、その四部（ｌηの深さ以上の厚さにゲート電極
材料としての多結晶シリコン層（４）をＣＶＤ法などで
形成し、必要に応じてリンなどの不純物を熱拡散法など
で導入して抵抗を低下させる。その後に表面の凹部をポ
リイミド、ｏｃＤなどの平坦化材料θ８）で埋めて適当
な熱処理を施して表面を平坦化する〔第２図（１））
） Ｏっづいて、多結晶シリコン層（４）と平坦化材料
（１８）とのエツチングレートが等しくなるような条件
で凹部Ｑ７１内以外の多結晶シリコンＮ（４）および平
坦化材料（１８）を除去して凹部０７）内に多結晶シリ
コンゲート電極（４）を残す。
〔第２図（Ｃ）〕。その後、イオン注入などで不純物ド
ーピングを選択的に施し、更に熱処理によって導入され
た不純物のアニール、ドライブを行いソース層（６）お
よびドレイン層（７）を形成する〔第２図（ｄ）〕。つ
いで、多結晶シリコンゲグーｉｔｔ極（４）の上表面を
保護するための絶縁膜である比較的薄いゲート上酸化膜
（１９）を熱酸化法、ＣＶＤ法等で形成し、更にその上
Ｇミリンを含んだ認較的厚い酸化膜（９）をＣＶＤ法な
どで形成する〔第２図（ｅ）〕。つづいて、上面にホト
レジスト層（２０）を被着させ、コンタクト孔を形成す
べき部位に開孔（２１ｊ 、 （２２）を形成する〔第
２図（ｆ）〕。そして、このホトレジスト層（財）をマ
スクとしてエツチングを施してゲート電極（４）の上で
は酸化１１！＋９）、θ９）、ドレインＮ（７）の上で
は酸化膜（９）。
ーピングを選択的に施し、更に熱処理によって導入され
た不純物のアニール、ドライブを行いソース層（６）お
よびドレイン層（７）を形成する〔第２図（ｄ）〕。つ
いで、多結晶シリコンゲグーｉｔｔ極（４）の上表面を
保護するための絶縁膜である比較的薄いゲート上酸化膜
（１９）を熱酸化法、ＣＶＤ法等で形成し、更にその上
Ｇミリンを含んだ認較的厚い酸化膜（９）をＣＶＤ法な
どで形成する〔第２図（ｅ）〕。つづいて、上面にホト
レジスト層（２０）を被着させ、コンタクト孔を形成す
べき部位に開孔（２１ｊ 、 （２２）を形成する〔第
２図（ｆ）〕。そして、このホトレジスト層（財）をマ
スクとしてエツチングを施してゲート電極（４）の上で
は酸化１１！＋９）、θ９）、ドレインＮ（７）の上で
は酸化膜（９）。
（１９） 、 （２）を貫通するコンタクト孔（１０）
および（＋＋）をそれぞれ形成し、以下従来と同様にア
ルミニウム配線（１２！ 、 （＋３）およびパッシベ
ーション膜（＋４）を形成シてこの実施例になるＭＯＳ
ＦＥＴは完成する〔第２図（ｆ）〕。
および（＋＋）をそれぞれ形成し、以下従来と同様にア
ルミニウム配線（１２！ 、 （＋３）およびパッシベ
ーション膜（＋４）を形成シてこの実施例になるＭＯＳ
ＦＥＴは完成する〔第２図（ｆ）〕。
この実施例では多結晶シリコンゲート電極（４）が基板
ｆ１＋の表面部に形成された凹部内に埋込んで形成され
るので、ゲート電極（４）の厚さに起因する素子表面の
凹凸がなく、アルミニウム配線（１２＋ 、 ０３）の
下には段差を生じない。従って、配線の断線の原因を除
去できる。
ｆ１＋の表面部に形成された凹部内に埋込んで形成され
るので、ゲート電極（４）の厚さに起因する素子表面の
凹凸がなく、アルミニウム配線（１２＋ 、 ０３）の
下には段差を生じない。従って、配線の断線の原因を除
去できる。
また、第３図はこの実施例のゲート電極の近傍のみを拡
大して示す断面図であるが、上述のような構成であるの
で、ソースＪ’Ｓ ＋６１ 、ドレイン層（７１）深さ
Ｘ、は、基板ｆ１＋の上面から凹部（１６）の底面まで
の深さＸｕと、その凹部０６）の底面から下の深さＸ
ｓ ２との和になるが、ＭＯＳＦＥＴのソース・ドレイ
ン間耐圧に関与する拡散層深さＸ ｓ ２は小さくする
ことができ、ソース・ドレイン間耐圧の低下を防止でき
る。また、ソースＮ（６１，ドレイン層（７）の深さＸ
。
大して示す断面図であるが、上述のような構成であるの
で、ソースＪ’Ｓ ＋６１ 、ドレイン層（７１）深さ
Ｘ、は、基板ｆ１＋の上面から凹部（１６）の底面まで
の深さＸｕと、その凹部０６）の底面から下の深さＸ
ｓ ２との和になるが、ＭＯＳＦＥＴのソース・ドレイ
ン間耐圧に関与する拡散層深さＸ ｓ ２は小さくする
ことができ、ソース・ドレイン間耐圧の低下を防止でき
る。また、ソースＮ（６１，ドレイン層（７）の深さＸ
。
はｘｊ＝ｘｊ１＋ｘ、２であるから大きくすることがで
き、ソース層＋１３）、ドレイン層（７）の形成のとき
の不純物量を多く、熱処理時間を長く、温度を高くでき
る点で有利である。更に、ソース層（６）、ドレイン層
（７）と基板（１）との間の接合を基板（１）表面から
深くできるので接合附近での不純物勾配をゆるやかにで
き、ソース層（６）、ドレイン層（７）と基板ｔ１１と
の間の耐圧も向上できる。
き、ソース層＋１３）、ドレイン層（７）の形成のとき
の不純物量を多く、熱処理時間を長く、温度を高くでき
る点で有利である。更に、ソース層（６）、ドレイン層
（７）と基板（１）との間の接合を基板（１）表面から
深くできるので接合附近での不純物勾配をゆるやかにで
き、ソース層（６）、ドレイン層（７）と基板ｔ１１と
の間の耐圧も向上できる。
なし、上記実施例では凹部（Ｉｌｊ）の内側面において
、ゲー）［極（４）とソース層（６）およびドレイン層
（７）とが薄いゲート酸化膜（２）のみを介して接して
いるので、それらの間の寄生容５（が大きくなり、素子
の動作速度に影響を与えるおそれがある。第４図はこの
点を改良したこの発明の他の実施例の製造工程の要部の
みを示す断面図で、第４図（ａ）のように半導体基板［
１）に凹部（１６）および不純物ドーピング層（３）を
形成した後に、第４図（ｂ）に示すようにゲート酸化膜
（２）を形成した後、その凹部（１７１内を含めて絶ｋ
ｍである酸化層（２３）をＣＶＤ法などで形成し、これ
に第４図（ｅ）に示すように垂直方向の異方性エツチン
グを施して凹部（１７）の側壁部に絶縁膜である醇化膜
（２３ａ）を残す。その後に第２図（ｂ） 、 （Ｃ）
の工程と同様にして、第４図（ｄ）に示すようにゲート
電極（４）を形成すれば、ゲート電極（４）とソース層
（６）およびドレイン層（７）との間の寄生容量を減ら
すことができる。
、ゲー）［極（４）とソース層（６）およびドレイン層
（７）とが薄いゲート酸化膜（２）のみを介して接して
いるので、それらの間の寄生容５（が大きくなり、素子
の動作速度に影響を与えるおそれがある。第４図はこの
点を改良したこの発明の他の実施例の製造工程の要部の
みを示す断面図で、第４図（ａ）のように半導体基板［
１）に凹部（１６）および不純物ドーピング層（３）を
形成した後に、第４図（ｂ）に示すようにゲート酸化膜
（２）を形成した後、その凹部（１７１内を含めて絶ｋ
ｍである酸化層（２３）をＣＶＤ法などで形成し、これ
に第４図（ｅ）に示すように垂直方向の異方性エツチン
グを施して凹部（１７）の側壁部に絶縁膜である醇化膜
（２３ａ）を残す。その後に第２図（ｂ） 、 （Ｃ）
の工程と同様にして、第４図（ｄ）に示すようにゲート
電極（４）を形成すれば、ゲート電極（４）とソース層
（６）およびドレイン層（７）との間の寄生容量を減ら
すことができる。
また、ゲート電極材料としては多結晶シリコンの他に、
高融点金属、そのシリサイド、または多結晶シリコンと
シリサイドとの２層構造材でもよい０ 〔発明の効果〕 以上詳述したようにこの発明になるＭＯＳ形半導体装置
ではゲート電極を基板に設けた凹部内に形成したのでソ
ース・ドレイン間耐圧、基板とソースおよびドレインと
の間の耐圧を大きくでき、しかも表面が平坦化されるの
で配線の断線などのおそれがなくなる。
高融点金属、そのシリサイド、または多結晶シリコンと
シリサイドとの２層構造材でもよい０ 〔発明の効果〕 以上詳述したようにこの発明になるＭＯＳ形半導体装置
ではゲート電極を基板に設けた凹部内に形成したのでソ
ース・ドレイン間耐圧、基板とソースおよびドレインと
の間の耐圧を大きくでき、しかも表面が平坦化されるの
で配線の断線などのおそれがなくなる。
第１図は従来のＭ ＯＳ Ｆ Ｂ Ｔの製造主要段階に
おける状態を示す断面図、第２図はこの発明の一実施例
の構成の理解を深めるためにその製造主要段階における
状態を示す断面図、第３図はこの実施例のゲート電極近
傍のみを拡大して示す断面図、第４図はこの発明の他の
実施例の製造工程の要部のみを示す断面図である。 図に２いて、＋１）は半導体基板、（２）はゲート絶縁
膜、（４ｉはゲート電極、（６）はソース層、［７１は
ドレイン層、（９）は絶縁層、ｔｌｏｌ 、 （＋１）
はコンタクト孔、（＋２ｉ 。 ０３）は配線、（＋６＋は凹部、（１９）は絶縁膜、（
２ｚａ）はゲート絶縁膜（２）を厚くするための絶縁膜
である。 な２、図中同一符号は同一または相当部分を示す０ 代理人 大 岩 増 雄 第１図 第２図 第２図 第３図 第４図 ／Ｘ
おける状態を示す断面図、第２図はこの発明の一実施例
の構成の理解を深めるためにその製造主要段階における
状態を示す断面図、第３図はこの実施例のゲート電極近
傍のみを拡大して示す断面図、第４図はこの発明の他の
実施例の製造工程の要部のみを示す断面図である。 図に２いて、＋１）は半導体基板、（２）はゲート絶縁
膜、（４ｉはゲート電極、（６）はソース層、［７１は
ドレイン層、（９）は絶縁層、ｔｌｏｌ 、 （＋１）
はコンタクト孔、（＋２ｉ 。 ０３）は配線、（＋６＋は凹部、（１９）は絶縁膜、（
２ｚａ）はゲート絶縁膜（２）を厚くするための絶縁膜
である。 な２、図中同一符号は同一または相当部分を示す０ 代理人 大 岩 増 雄 第１図 第２図 第２図 第３図 第４図 ／Ｘ
Claims (1)
- 【特許請求の範囲】 Ｆｉ＋ 半導体基板の一生面部に形成された凹部、この
凹部の底面および内側面に形成されたゲート絶縁膜、こ
の絶縁膜で内面を覆われた上記凹部内に上面が上記半導
体基板の上記主面と一致するように形成されたゲート電
極、上記半導体基板の上記工面部に上記凹部を挾んで画
側にそれぞれ形成されたソース層およびドレイン層、及
び上記ゲート電極の上を含めて上記半導体基板の上記主
面上に形成された絶縁層の上にこの絶縁層に設けられた
コンタクト孔を介して所要部に接続されるように形成さ
れた配線を備えたことを特徴とするＭＯ８形半導体装置
。 （２）凹部内側面のゲート電極とソース層およびドレイ
ン層との間のゲート絶縁膜を上記凹部の底面のゲート絶
縁膜より厚くしたことを特徴とする特許請求の範囲第１
項記載のＭＯ８形半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179647A JPS6070766A (ja) | 1983-09-26 | 1983-09-26 | 半導体装置の製造方法 |
| US06/627,470 US4710790A (en) | 1983-09-26 | 1984-07-03 | MOS transistor |
| DE3448122A DE3448122C2 (ja) | 1983-09-26 | 1984-07-17 | |
| DE3426306A DE3426306A1 (de) | 1983-09-26 | 1984-07-17 | Mos-transistor und verfahren zu seiner herstellung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179647A JPS6070766A (ja) | 1983-09-26 | 1983-09-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6070766A true JPS6070766A (ja) | 1985-04-22 |
| JPH0586673B2 JPH0586673B2 (ja) | 1993-12-13 |
Family
ID=16069422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58179647A Granted JPS6070766A (ja) | 1983-09-26 | 1983-09-26 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4710790A (ja) |
| JP (1) | JPS6070766A (ja) |
| DE (2) | DE3448122C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011049407A (ja) * | 2009-08-28 | 2011-03-10 | National Institute Of Advanced Industrial Science & Technology | リセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4835584A (en) * | 1986-11-27 | 1989-05-30 | American Telephone And Telegraph Company, At&T Bell Laboratories | Trench transistor |
| JPH0640583B2 (ja) * | 1987-07-16 | 1994-05-25 | 株式会社東芝 | 半導体装置の製造方法 |
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