JPH0587975B2 - - Google Patents
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- JPH0587975B2 JPH0587975B2 JP59033485A JP3348584A JPH0587975B2 JP H0587975 B2 JPH0587975 B2 JP H0587975B2 JP 59033485 A JP59033485 A JP 59033485A JP 3348584 A JP3348584 A JP 3348584A JP H0587975 B2 JPH0587975 B2 JP H0587975B2
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】
本発明は、誘電体層上に設けた半導体素子の製
造方法に関するものである。
造方法に関するものである。
誘電体上に半導体素子を形成する技術は、従来
サフアイア（Ａ2O3）やスピネル（MgA2O3）
などの単結晶誘電体基板上に成長した単結晶シリ
コン薄膜、いわゆるSOS基板を用いて開発されて
きた。また最近ではSOS基板に替わる非晶質絶縁
膜上にレーザアニール技術等を用いて単結晶シリ
コン膜を形成するSOI（Silicon on Insulator）も
注目されるようになつてきた。これらのSOSある
いはSOI構造を用いると単結晶膜をMOSデバイ
スのソース・ドレイン接合深さ程度にすることに
よつて、接合を誘電体上に形成できるため接合容
量を減らしデバイスの高速性を実現できる。さら
に相補型MOS（CMOS）デバイスを形成した場合
には、バルクシリコン基板上で寄生的に存在する
pnpnサイリスタに起因するラツチアツプ現象は
考慮しなくてもよく、デバイス設計が容量となる
長所があつた。
サフアイア（Ａ2O3）やスピネル（MgA2O3）
などの単結晶誘電体基板上に成長した単結晶シリ
コン薄膜、いわゆるSOS基板を用いて開発されて
きた。また最近ではSOS基板に替わる非晶質絶縁
膜上にレーザアニール技術等を用いて単結晶シリ
コン膜を形成するSOI（Silicon on Insulator）も
注目されるようになつてきた。これらのSOSある
いはSOI構造を用いると単結晶膜をMOSデバイ
スのソース・ドレイン接合深さ程度にすることに
よつて、接合を誘電体上に形成できるため接合容
量を減らしデバイスの高速性を実現できる。さら
に相補型MOS（CMOS）デバイスを形成した場合
には、バルクシリコン基板上で寄生的に存在する
pnpnサイリスタに起因するラツチアツプ現象は
考慮しなくてもよく、デバイス設計が容量となる
長所があつた。
しかし一方、異種接合によるエピタキシヤル膜
は、基板とのわずかな格子定数との一不致や熱膨
張係数の相異によつて大きな結晶欠陥密度を有
し、その上に形成されたデバイスのリーク電流特
性や高速性を劣化させる欠点もあつた。さらに従
来のSOSやSOI構造では完全に誘体分離されてい
るので、基板自身の配線を通常表面から形成する
ことは困難である。このため基板が電気的に浮遊
した状態となり、電流−電圧特性にヒステリシス
をもつたり、キンク現象が生じる原因となつてい
た。これは、素子寸法が微細になり、電源電圧が
下がる場合には高速動作や安定性・信頼性に大き
な問題を引起すと考えられる。
は、基板とのわずかな格子定数との一不致や熱膨
張係数の相異によつて大きな結晶欠陥密度を有
し、その上に形成されたデバイスのリーク電流特
性や高速性を劣化させる欠点もあつた。さらに従
来のSOSやSOI構造では完全に誘体分離されてい
るので、基板自身の配線を通常表面から形成する
ことは困難である。このため基板が電気的に浮遊
した状態となり、電流−電圧特性にヒステリシス
をもつたり、キンク現象が生じる原因となつてい
た。これは、素子寸法が微細になり、電源電圧が
下がる場合には高速動作や安定性・信頼性に大き
な問題を引起すと考えられる。
本発明の目的は、従来のSOSやSOIの長所を維
持し、その問題点を解決する新しいSOI構造を有
する半導体装置の製造方法を提供するものであ
る。
持し、その問題点を解決する新しいSOI構造を有
する半導体装置の製造方法を提供するものであ
る。
上記目的を達成するために、本発明は、半導体
基板上に非晶質絶縁膜を形成し、半導体素子領域
の窓開けをする工程と、露出した前記半導体基板
上にのみ選択エピタキシヤル層を形成する工程
と、前記選択エピタキシヤル層に半導体素子を形
成する工程と、前記半導体素子の形成面を接着剤
（甲）で保持基板に接着し、前記非晶質絶縁膜が
露出するまで前記半導体基板を裏面から研磨しな
がら除去する工程と、次いで除去した面に接着剤
（甲）の融点より低い温度で絶縁膜を堆積した後、
配線すべき領域の窓開けを行う工程と、配線を形
成する工程と、前記配線の形成面を接着剤（乙）
を介して、支持基板に固定する工程とを設けたも
のである。
基板上に非晶質絶縁膜を形成し、半導体素子領域
の窓開けをする工程と、露出した前記半導体基板
上にのみ選択エピタキシヤル層を形成する工程
と、前記選択エピタキシヤル層に半導体素子を形
成する工程と、前記半導体素子の形成面を接着剤
（甲）で保持基板に接着し、前記非晶質絶縁膜が
露出するまで前記半導体基板を裏面から研磨しな
がら除去する工程と、次いで除去した面に接着剤
（甲）の融点より低い温度で絶縁膜を堆積した後、
配線すべき領域の窓開けを行う工程と、配線を形
成する工程と、前記配線の形成面を接着剤（乙）
を介して、支持基板に固定する工程とを設けたも
のである。
従来構造と本発明で形成する構造との違いにつ
いて図を用いてさらに詳しく述べる。第１図は従
来SOI構造の一例を模式的に示した断面図で、１
は基板、２は非晶質絶縁膜例えばSiO2膜、３は
単結晶化したシリコン膜、４はゲート酸化膜、５
はゲート電極用多結晶シリコン、６および７はそ
れぞれドレインおよびソース領域、８は層間絶縁
膜、という構成が多用されている。ここでドレイ
ン・ソース領域の底部は絶縁膜２によつて分離さ
れ、寄生容量の減少に寄与しているが、トランジ
スタの基板３の電位は浮遊状態になつている。第
２図は、本発明構造を模式的に示した断面図であ
る。１１は基板、１２は素子分離領域、１３はシ
リコン単結晶、１４はゲート酸化膜、１５はゲー
ト電極用多結晶シリコン、１６および１７はそれ
ぞれドレインおよびソース領域、１８は層間絶縁
膜、１９は導電性配線、２０は接着材をそれぞれ
示している。ソース・ドレイン領域１６および１
７は絶縁膜によつて分離されていないが、シリコ
ン単結晶１３に配線１９がオーム接触しているこ
とが特徴的で、この配線から電圧印加することに
よつて素子の基板１３の電位は、ある印加電圧又
は接地電圧に固定され、通常の半導体基板に形成
された素子同様に安定な特性が得られる。ソー
ス・ドレイン領域を絶縁体で分離するにはフイー
ルド領域の絶縁膜１２の膜厚をソース・ドレイン
拡散深さと同程度にすることにより容易に実現で
きる。
いて図を用いてさらに詳しく述べる。第１図は従
来SOI構造の一例を模式的に示した断面図で、１
は基板、２は非晶質絶縁膜例えばSiO2膜、３は
単結晶化したシリコン膜、４はゲート酸化膜、５
はゲート電極用多結晶シリコン、６および７はそ
れぞれドレインおよびソース領域、８は層間絶縁
膜、という構成が多用されている。ここでドレイ
ン・ソース領域の底部は絶縁膜２によつて分離さ
れ、寄生容量の減少に寄与しているが、トランジ
スタの基板３の電位は浮遊状態になつている。第
２図は、本発明構造を模式的に示した断面図であ
る。１１は基板、１２は素子分離領域、１３はシ
リコン単結晶、１４はゲート酸化膜、１５はゲー
ト電極用多結晶シリコン、１６および１７はそれ
ぞれドレインおよびソース領域、１８は層間絶縁
膜、１９は導電性配線、２０は接着材をそれぞれ
示している。ソース・ドレイン領域１６および１
７は絶縁膜によつて分離されていないが、シリコ
ン単結晶１３に配線１９がオーム接触しているこ
とが特徴的で、この配線から電圧印加することに
よつて素子の基板１３の電位は、ある印加電圧又
は接地電圧に固定され、通常の半導体基板に形成
された素子同様に安定な特性が得られる。ソー
ス・ドレイン領域を絶縁体で分離するにはフイー
ルド領域の絶縁膜１２の膜厚をソース・ドレイン
拡散深さと同程度にすることにより容易に実現で
きる。
本発明を用いることにより、SOSやSOIの特徴
である完全誘電分離構造を損うことなく、基板の
配線を行うことができ、しかも半導体層はバルク
半導体基板を種結晶としたエピタキシヤル層を用
いているため、本質的な結晶欠陥密度はバルクと
同程度である。また選択エピタキシヤル膜はフイ
ールド絶縁膜の表面と平坦になるように形成され
るため、段差は少く、表面配線の形状は極めて良
好であり、歩留りも高い。本発明をCMOSデバ
イスの製造に適用することによつて、バルクで得
られるキヤリアの高移動度と低リーク特性、基板
配線が可能であるという種々の長所を有し、しか
もSOIでのみ実現できるラツチアツプフリーとい
う特徴をもつため、高速、低消費電力がより秀れ
たCMOSデバイスを得ることができる。
である完全誘電分離構造を損うことなく、基板の
配線を行うことができ、しかも半導体層はバルク
半導体基板を種結晶としたエピタキシヤル層を用
いているため、本質的な結晶欠陥密度はバルクと
同程度である。また選択エピタキシヤル膜はフイ
ールド絶縁膜の表面と平坦になるように形成され
るため、段差は少く、表面配線の形状は極めて良
好であり、歩留りも高い。本発明をCMOSデバ
イスの製造に適用することによつて、バルクで得
られるキヤリアの高移動度と低リーク特性、基板
配線が可能であるという種々の長所を有し、しか
もSOIでのみ実現できるラツチアツプフリーとい
う特徴をもつため、高速、低消費電力がより秀れ
たCMOSデバイスを得ることができる。
次に図を用いて実施例を説明する。第３図ａ，
ｂ，ｃ，ｄ，ｅはCMOSインバータを実施例と
したその製造工程の模式的断面図である。
ｂ，ｃ，ｄ，ｅはCMOSインバータを実施例と
したその製造工程の模式的断面図である。
（100）の面方位をもつｐ型シリコン基板３１
の上に約2μmの膜厚の熱酸化膜３２を形成し、写
真蝕刻技術とドライエツチングによつて素子領域
の前記熱酸化膜をエツチング除去する。しかる
後、950℃でジクロルシラン（SiH2Ｃ2）をソ
ースガス、水素をキヤリアガスとした雰囲気中に
塩化水素ガス（HC）を添加し、非晶質絶縁膜
３２の上に堆積しないように選択的に素子領域の
みにｐ型のエピタキシヤル膜３３を成長する。次
にレジストをマスクとしてｐチヤネル素子領域の
みにリンをイオン注入し、1100℃で20時間の押込
みを行うと約3μmの深さのｎ型領域（ｎウエル）
３４が形成され、第３図ａが得られる。
の上に約2μmの膜厚の熱酸化膜３２を形成し、写
真蝕刻技術とドライエツチングによつて素子領域
の前記熱酸化膜をエツチング除去する。しかる
後、950℃でジクロルシラン（SiH2Ｃ2）をソ
ースガス、水素をキヤリアガスとした雰囲気中に
塩化水素ガス（HC）を添加し、非晶質絶縁膜
３２の上に堆積しないように選択的に素子領域の
みにｐ型のエピタキシヤル膜３３を成長する。次
にレジストをマスクとしてｐチヤネル素子領域の
みにリンをイオン注入し、1100℃で20時間の押込
みを行うと約3μmの深さのｎ型領域（ｎウエル）
３４が形成され、第３図ａが得られる。
次にゲート酸化膜３５を形成し、イオン注入法
によつて所定のしきい値電圧値が得られるように
不純物層３６を制御して導入する。導電性多結晶
シリコンをCVD法によつて堆積し、写真蝕刻技
術によつてゲート電極３７を形成する。続いてｎ
チヤネル領域には砒素などのｎ型不純物を、ｐチ
ヤネル領域にはボロンなどのｐ型不純物をイオン
注入法によつて高濃度に注入し、それぞれソー
ス・ドレイン領域３８および３９とする。
によつて所定のしきい値電圧値が得られるように
不純物層３６を制御して導入する。導電性多結晶
シリコンをCVD法によつて堆積し、写真蝕刻技
術によつてゲート電極３７を形成する。続いてｎ
チヤネル領域には砒素などのｎ型不純物を、ｐチ
ヤネル領域にはボロンなどのｐ型不純物をイオン
注入法によつて高濃度に注入し、それぞれソー
ス・ドレイン領域３８および３９とする。
次に層間絶縁膜４０をCVD法で堆積し、コン
タクトホールを設けた後、アルミニウムを真空蒸
着法によつて被着する。写真蝕刻法を用いて金属
配線４１を形成し、再び層間絶縁膜４２を堆積す
ると第３図ｂが得られる。
タクトホールを設けた後、アルミニウムを真空蒸
着法によつて被着する。写真蝕刻法を用いて金属
配線４１を形成し、再び層間絶縁膜４２を堆積す
ると第３図ｂが得られる。
層間絶縁膜４２の上に接着剤４３例えばエポキ
シ系樹脂を塗布し、ガラス板のような保持基板４
４を接着固定する。続いてエツチングおよびメカ
ノケミカルポリシングによつてシリコン基板３１
を裏面からフイールド絶縁膜３２をストツパーと
して平坦に除去すると第３図ｃが得られる。
シ系樹脂を塗布し、ガラス板のような保持基板４
４を接着固定する。続いてエツチングおよびメカ
ノケミカルポリシングによつてシリコン基板３１
を裏面からフイールド絶縁膜３２をストツパーと
して平坦に除去すると第３図ｃが得られる。
次にさらに層間絶縁膜４２を低温で堆積した
後、コンタクトホールを形成し、続いて第２のア
ルミニウムを被着し、写真蝕刻法によつて配線電
極４５とする。層間絶縁膜４２で表面を保護した
後、例えば低融点ガラス４６を介して他の保持基
板４７に接着固定すると第３図ｄが得られる。
後、コンタクトホールを形成し、続いて第２のア
ルミニウムを被着し、写真蝕刻法によつて配線電
極４５とする。層間絶縁膜４２で表面を保護した
後、例えば低融点ガラス４６を介して他の保持基
板４７に接着固定すると第３図ｄが得られる。
保持基板４４をエツチングもしくはポリシング
によつて除去し、しかる後適切な有機溶媒を用い
て接着剤４３を除去すると、第３図ｅが得られ
る。その後適当な熱処理によつてアルミニウムの
合金化や、ボンデイング領域の保護膜の除去が成
され、仕上がる。
によつて除去し、しかる後適切な有機溶媒を用い
て接着剤４３を除去すると、第３図ｅが得られ
る。その後適当な熱処理によつてアルミニウムの
合金化や、ボンデイング領域の保護膜の除去が成
され、仕上がる。
また実施例ではアルミニウムの配線を用いてい
るが、導電体の多結晶シリコンや金属シリサイ
ド、その他の金属を用いても本発明の有効性は変
わらない。さらに半導体としてシリコンの他に
−化合物、例えばガリウム砒素やインジウムリ
ン等の半導体基板も用いることができる。
るが、導電体の多結晶シリコンや金属シリサイ
ド、その他の金属を用いても本発明の有効性は変
わらない。さらに半導体としてシリコンの他に
−化合物、例えばガリウム砒素やインジウムリ
ン等の半導体基板も用いることができる。
第１図の従来のSOI構造を有する半導体装置の
模式的断面図で、第２図は第１図に対比して示し
た本発明による構造の模式的断面図である。第３
図ａ，ｂ，ｃ，ｄ，ｅは本発明の実施例をある
CMOSインバータを工程順に示した半導体装置
の製造工程の模式的断面図である。 図中の番号は、１，３１……シリコン基板、２
……非晶質絶縁膜、１２，３２……フイールド酸
化膜、３……単結晶シリコン、１３，３３……選
択エピタキシヤル層、３４……ｎウエル、４，１
４，３５……ゲート酸化膜、３６……しきい値電
圧調整用イオン注入層、５，１５，３７……多結
晶シリコンのゲート配線、６，１６，７，１７…
…ソース又はドレイン領域、３８……ｎチヤネル
素子のソース・ドレイン領域、３９……ｐチヤネ
ル素子のソース・ドレイン領域、８，１８，４
０，４２……層間絶縁膜、４１……金属配線、１
９，４５……本発明による配線、２０，４６……
低融点ガラス等の接着層、１１，４４，４７……
保持板、４３……接着剤、をそれぞれ示す。
模式的断面図で、第２図は第１図に対比して示し
た本発明による構造の模式的断面図である。第３
図ａ，ｂ，ｃ，ｄ，ｅは本発明の実施例をある
CMOSインバータを工程順に示した半導体装置
の製造工程の模式的断面図である。 図中の番号は、１，３１……シリコン基板、２
……非晶質絶縁膜、１２，３２……フイールド酸
化膜、３……単結晶シリコン、１３，３３……選
択エピタキシヤル層、３４……ｎウエル、４，１
４，３５……ゲート酸化膜、３６……しきい値電
圧調整用イオン注入層、５，１５，３７……多結
晶シリコンのゲート配線、６，１６，７，１７…
…ソース又はドレイン領域、３８……ｎチヤネル
素子のソース・ドレイン領域、３９……ｐチヤネ
ル素子のソース・ドレイン領域、８，１８，４
０，４２……層間絶縁膜、４１……金属配線、１
９，４５……本発明による配線、２０，４６……
低融点ガラス等の接着層、１１，４４，４７……
保持板、４３……接着剤、をそれぞれ示す。
Claims (1)
- １ 半導体基板上に非晶質絶縁膜を形成し、半導
体素子領域の窓開けをする工程と、露出した前記
半導体基板上にのみ選択エピタキシヤル層を形成
する工程と、前記選択エピタキシヤル層に半導体
素子を形成する工程と、前記半導体素子の形成面
を接着剤（甲）で保持基板に接着し、前記非晶質
絶縁膜が露出するまで前記半導体基板を裏面から
研磨しながら除去する工程と、次いで除去した面
に接着剤（甲）の融点より低い温度で絶縁膜を堆
積した後、配線すべき領域の窓開けを行う工程
と、配線を形成する工程と、前記配線の形成面を
接着剤（乙）を介して、支持基板に固定する工程
とからなることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59033485A JPS60178661A (ja) | 1984-02-24 | 1984-02-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59033485A JPS60178661A (ja) | 1984-02-24 | 1984-02-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60178661A JPS60178661A (ja) | 1985-09-12 |
| JPH0587975B2 true JPH0587975B2 (ja) | 1993-12-20 |
Family
ID=12387852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59033485A Granted JPS60178661A (ja) | 1984-02-24 | 1984-02-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60178661A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63308386A (ja) * | 1987-01-30 | 1988-12-15 | Sony Corp | 半導体装置とその製造方法 |
| JP4606545B2 (ja) | 2000-05-02 | 2011-01-05 | イーグル工業株式会社 | メカニカルシールによる圧縮機の軸封機構 |
-
1984
- 1984-02-24 JP JP59033485A patent/JPS60178661A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60178661A (ja) | 1985-09-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |