JPH0671043B2 - シリコン結晶体構造の製造方法 - Google Patents

シリコン結晶体構造の製造方法

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JPH0671043B2
JPH0671043B2 JP59181817A JP18181784A JPH0671043B2 JP H0671043 B2 JPH0671043 B2 JP H0671043B2 JP 59181817 A JP59181817 A JP 59181817A JP 18181784 A JP18181784 A JP 18181784A JP H0671043 B2 JPH0671043 B2 JP H0671043B2
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Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、シリコン結晶体構造の製造方法に関する。
〔発明の技術的背景とその問題点〕
従来、モノリシックな半導体集積回路に用いられる素子
間分離法には、逆バイアスされたＰ−Ｎ接合によるもの
と、絶縁体によるものとがある。Ｐ−Ｎ接合を利用して
素子間分離を行うものは、例えば第５図に示す如く、P-
型シリコン基板１上にN-型のシリコン単結晶層２をエピ
タキャル成長させる。次いで、シリコン単結晶層２の主
面からシリコン基板１に達するP+型拡散層３を高濃度の
Ｐ型不純物の選択拡散により形成する。このようにして
得られたP+型拡散層３とシリコン基板１で囲まれたN-型
シリコン層４は、Ｐ−Ｎ接合に逆バイアスをかけること
により他の領域と電気的に分離される。この方法は、安
価に行うことができるが、素子間分離に要する面積が基
板表面にて大きくなる問題がある。
この問題を解消するために、第６図に示す如く、Ｐ型シ
リコン基板１にP+高濃度層５をイオン注入法で形成した
後、前述と同様にその表面にエピタキシャル層６、P+型
層７の形成を順次行うものがある。この方法によるもの
では、P+高濃度層５からの拡散層７によりエピタキシャ
ル層表面からの拡散は、前述のものに比べて短い時間で
良く、シリコン基板１の表面に沿った横方向の拡散広が
りを縮め、素子間分離に必要な領域を小さくできる。し
かしながら、このようなＰ−Ｎ接合による素子分離は、
逆バイアス電位を与える回路構成の制約があり、Ｐ−Ｎ
接合の漏れ電流が欠点となって特性に現われる。更に、
第６図に示す如く、多方向の拡散による分離にしても、
いまだ分離上必要な領域を十分に小さくできず、高耐圧
素子には適さない欠点がある。
一方、絶縁体による素子分離を行うものは、例えば、第
７図に示す如く、P-型基板11の上にN-層12をエピタキシ
ャル成長させ、このN-層12の主面からP-型基板11に達す
る溝13を形成する。次いで、溝13の内壁面に熱酸化膜14
を形成した後、溝13内を不純物をドープしていない多結
晶シリコン部材15で埋込み、P-型基板11の表面に沿った
方向での素子間分離を行う。この方法では、拡散層によ
って素子分離をしないため、素子分離に要する領域を小
さくできると共に、バイアス電圧も不要になる利点があ
る。しかし、溝13で囲まれた素子領域16は、P-型基板11
とはＰ−Ｎ接合による分離を必要とする。このため、逆
バイアス電位を与える回路構成の制約があり、Ｐ−Ｎ接
合の漏れ電流が発生する問題がある。
また、絶縁体による素子分離を行う他の例として、第８
図（Ａ）に示す如く、先ず、Ｎ型シリコン基板20の所定
領域に選択的に蝕刻を施して溝21を形成した後、その表
面に熱酸化膜22を形成する。次いで、熱酸化膜22上に不
純物をドープしていない多結晶シリコン層23を堆績せ
る。次に、同図（Ｂ）に示す如く、Ｎ型シリコン基板20
の裏面側を溝21に達するまで研磨して除去する。このよ
うにして得られたＮ型層24は、多結晶シリコン層23を充
填した溝21で絶縁体分離された島領域となる。この方法
では、分離耐圧が大きく、バイアス電圧も不要であり、
シリコン基板の一方の表面領域のみを使用する半導体装
置には特に有効である。しかし、半導体チップの一方の
主面が絶縁されており、裏面を電流経路として使用でき
ず、しかも高価になる問題がある。
〔発明の目的〕
本発明は、素子間の絶縁体分離を確実に行い、かつ、素
子間分離に必要な領域を小さくして集積度を向上させる
と共に、素子の大電力化を達成した半導体装置を容易に
得ることができるシリコン結晶体構造及びその製造方法
を提供することをその目的とするものである。
〔発明の概要〕
本発明は、鏡面研磨された主面を有する第一および第二
のシリコン基板であって、その少なくとも何れか一方
は、前記主面の所定領域に埋め込まれた絶縁膜を有し、
該絶縁膜の表面は前記主面と同一平面をなし且つ鏡面研
磨されているシリコン基板を準備する工程と、前記第一
および第二のシリコン基板の鏡面研磨された主面を相互
に対向させ、清浄な雰囲気下で両者を密着させることに
より、内部に絶縁膜を有する接合体を形成する工程と、
該接合体に加熱処理を施して接合強度を向上させる工程
とを具備したことを特徴とするシリコン結晶体構造の製
造方法である。
即ち、本発明は、鏡面研磨したシリコン基板を清浄な雰
囲気下で密着接合することによって、内部に絶縁膜を有
するシリコン結晶体構造を製造する方法である。シリコ
ン基板表面に部分的に絶縁膜が形成されていても、複数
のシリコン基板の鏡面研磨面同士を密着させて接合させ
るだけで自力的に接合せしめることができる。更に、こ
のように形成された接合体に対して、所定の温度で加熱
処理を行なうことで、接合をより強固なものとすること
が可能となる。
〔発明の実施例〕
以下、本発明の一実施例について図面を参照して説明す
る。なお、実施例のシリコン結晶体構造の構成をその製
造工程順に従って説明する。
先ず、高濃度の不純物の持つ一導電形のシリコン単結晶
基板30の一方の主面を熱酸化による薄いシリコン酸化膜
31とシリコン窒化膜32の堆積層で覆う。次いで、シリコ
ン窒化膜32に部分的に蝕刻を施した後に高温熱酸化を行
ない、第１図（Ａ）に示す構造のものを得る。すなわ
ち、シリコン窒化膜32下ではシリコン酸化膜31は成長せ
ず、シリコン窒化膜32の蝕刻部のシリコン酸化膜33のみ
が成長する。次に、シリコン窒化膜32と薄いシリコン酸
化膜31を除去した後、写真蝕刻用のレジスト膜34を塗布
して第１図（Ｂ）に示す如く、表面を平坦に覆う。次い
で、RIE（Reactive Ion Etching）によりレジスト膜34
及びシリコン酸化膜33を同一蝕刻率にてシリコン単結晶
基板30に達するまで蝕刻し、第１図（Ｃ）に示す構造と
する。すなわち、平坦なシリコン単結晶表面内にシリコ
ン酸化膜33が埋めこまれている。次いで、シリコン単結
晶基板30及びシリコン酸化膜33からなる鏡面基板面にシ
リコン単結晶基板30と同一導電形又は逆導電形で表面が
平坦なシリコン単結晶鏡面基板34を十分清浄な雰囲気下
で密着させ、強固な接合体35を第１図（Ｄ）に示すよう
に得る。この接合体35は、200℃以上の温度で熱処理す
れば接合がより強固なものとなる。こうして接合された
一枚のシリコン単結晶体構造35（接合体）の内部には絶
縁膜が埋め込まれたことになる。
なお、平坦な表面をもつシリコン単結晶体構造35と絶縁
膜からなる構造は次のような手段によっても得ることが
できる。すなわち、第２図（Ａ）に示すようにシリコン
単結晶基板30を蝕刻した後、O2あるいは他の不純物36を
この蝕刻した領域に高濃度で注入する。この後、高温熱
酸化すると、蝕刻部37は他の部分より酸化速度が速く、
第２図（Ｂ）に示す如く、シリコン酸化膜38が成長す
る。次いで、第１図（Ｂ）と同様に写真蝕刻用レジスト
を塗布して、RIEによる蝕刻と行なうことにより、第１
図（Ｃ）と同様に平坦なシリコン単結晶表面内に絶縁膜
となるシリコン酸化膜38を埋め込んだ状態になる。さら
にまた、別の手段として、例えば第１図（Ａ）の工程
後、希弗酸などでシリコン酸化膜31を除去後、再度高温
熱酸化する。熱酸化膜39の厚さx0に対し、シリコン単結
晶基板30上に0.55x0の厚さの熱酸化膜39が成長すること
を考慮して第１図（Ａ）のシリコン酸化膜33及び再酸化
膜39の厚さを決定すると、再酸化後の断面形状は第２図
（Ｃ）のようになる。この後シリコン酸化膜31,シリコ
ン窒化膜32の除去を行なえば第１図（Ｃ）と同様な手段
により平坦な構造のものが得られる。この他、選択的な
シリコン単結晶のエピタキシャル成長あるいは酸化シリ
コン膜又は、ノンドープ（non−dope）のポリシリコン
の気相堆積などを使った種々の手段が考えられる。
次に、表面の平坦な他のシリコン単結晶基板34を清浄な
雰囲気下で密着させて接合し、さらに高温で熱処理する
と、第１図（Ｄ）に示すようにシリコン基板の内部に絶
縁膜を埋め込んだシリコン結晶体構造35が得られる。
このように構成されたシリコン結晶体構造35によれば、
次の効果を有する。即ち、第３図（Ａ）に示す如く、他
方のシリコン結晶体34の主面からシリコン酸化膜33に達
する酸化シリコン膜40を形成するか、或いは、第３図
（Ｂ）に示す如く、他のシリコン結晶体34の主面からシ
リコン酸化膜33に達する酸化シリコン膜40を形成し、そ
の周囲の不純物をドープしていない素子領域41で覆った
構造を容易に得ることができる。その結果、シリコン酸
化膜33、酸化シリコン膜40で囲まれた領域を、シリコン
結晶体構造35の他の領域から、完全に電気的に分離でき
る。換言すれば、コントロールインターフェース保護な
どの多くの機能を持つICを形成するとともに、大電力を
取り扱う出力トランジスタの電流を基板裏面（シリコン
単結晶基板30）から取り出すことができる。すなわち、
種々の回路構成に対する電位関係あるいは寄生効果など
による制約を無くし、さらに基板裏面を電極として有効
活用することにより、素子の大電力化・多機能化を達成
できる。さらに、基板表面（他のシリコン結晶体34）に
おける素子分離された領域41の必要面積も小さく素子の
高集積化をを達成できる。また、集積度回路構成上に支
障のない場合は第３図（Ｃ）に示すようにＰ−Ｎ接合に
よる分離層42との組み合わせによって素子領域41を形成
してもよい。
第４図（Ａ）は、このようにして得られた素子領域41に
コントロール回路としてNPNトランジスタ45,Nチャンネ
ル,Pチャンネルトランジスタ42,43を形成し、出力パワ
ーMOSFETのドレイン電極を裏面電極44で取り出してい
る。
また、第４図（Ｂ）に示す如く、シリコン単結晶基板30
内に埋め込まれた絶縁膜をコントロール回路内の高耐圧
を必要とする素子46の下に配置することによって、高耐
圧素子を出力素子とは別に形成できる。これ以外にもこ
の素子領域41の構造によって従来のシリコン結晶体の主
面に沿った２次元の素子集積を、シリコン結晶体内部方
向へ集積させて３次元のICを実現することができる。
〔発明の効果〕
以上説明した如く、本発明に係るシリコン結晶体構造及
びその製造方法によれば、素子間の絶縁体分離を確実に
行ない、かつ、素子間分離に必要な領域を小さくして集
積度を向上させると共に、素子の大電力化を達成した半
導体装置を容易に得ることができる。
【図面の簡単な説明】
第１図（Ａ）乃至同図（Ｄ）は、本発明の一実施例の構
造をその製造工程順に示す説明図、第２図は、本発明の
結晶体構造を得る他の例を示す説明図、第３図は、本発
明のシリコン結晶体構造に素子領域を形成したものの説
明図、第４図は、同素子領域に所定の素子を形成したも
のを示す説明図、第５図乃至第８図は、従来の手段で得
られた半導体装置の構成を示す説明図である。 30……シリコン単結晶基板、31……シリコン酸化膜、32
……シリコン窒化膜、33……シリコン酸化膜（絶縁
膜）、34……レジスト膜、35……シリコン結晶体構造
（接合体）、41……素子領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 新保 優 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (56)参考文献 特開 昭53−17286（ＪＰ，Ａ) 特開 昭56−155547（ＪＰ，Ａ) 特開 昭58−175844（ＪＰ，Ａ)

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】鏡面研磨された主面を有する第一および第
    二のシリコン基板であって、その少なくとも何れか一方
    は、前記主面の所定の表面領域に埋め込まれた絶縁膜を
    有し、該絶縁膜の表面は前記主面と同一平面をなし且つ
    鏡面研磨されているシリコン基板を準備する第一工程
    と、 前記第一および第二のシリコン基板の鏡面研磨された主
    面を相互に対向させ、清浄な雰囲気下で両者を密着させ
    ることにより、内部に絶縁膜を有する接合体を形成する
    第二工程と、 該接合体に加熱処理を施して接合強度を向上させる第三
    工程とを具備したことを特徴とするシリコン結晶体構造
    の製造方法。
  2. 【請求項２】特許請求の範囲第１項に記載のシリコン結
    晶体の製造方法であって、前記第一工程において、前記
    絶縁膜が埋め込まれたシリコン基板は、該シリコン基板
    の所定領域以外の領域を覆う耐酸化性マスクパターンを
    形成するステップと、該耐酸化性マスクパターンを用い
    た選択酸化によって前記シリコン基板の所定領域に厚い
    酸化膜を形成するステップと、該酸化膜が形成されたシ
    リコン基板表面に厚いレジスト膜を形成することによ
    り、該レジスト膜に平坦な表面を与えるステプと、この
    レジスト膜の表面から異方性エッチングを行なうことに
    より、前記耐酸化性マスクが除去されて前記シリコン基
    板表面が露出するまでエッチバックするステップとを具
    備した方法により製造される方法。
  3. 【請求項３】特許請求の範囲第１項に記載のシリコン結
    晶体の製造方法であって、前記第一工程において、前記
    絶縁膜が埋め込まれたシリコン基板は、該シリコン基板
    の所定の表面領域に選択的にイオン注入を施すステップ
    と、シリコン基板表面を熱酸化することにより、前記イ
    オン注入を施した所定の表面領域には厚い酸化膜を形成
    し、それ以外の表面領域には薄い酸化膜を形成するステ
    ップと、これら酸化膜が形成されたシリコン基板表面に
    厚いレジスト膜を形成することにより、該レジスト膜に
    平坦な表面を与えるステプと、このレジスト膜の表面か
    ら異方性エッチングを行なうことにより、前記薄い酸化
    膜が除去されて前記シリコン基板表面が露出するまでエ
    ッチバッグするステップとを具備した方法により製造さ
    れる方法。
  4. 【請求項４】特許請求の範囲第１項、第２項または第３
    項に記載のシリコン結晶体の製造方法であって、前記第
    三工程における熱処理が200℃以上の温度で行なわれる
    方法。
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6276645A (ja) * 1985-09-30 1987-04-08 Toshiba Corp 複合半導体結晶体構造
US5059547A (en) * 1986-12-20 1991-10-22 Kabushiki Kaisha Toshiba Method of manufacturing double diffused mosfet with potential biases
US5086011A (en) * 1987-01-27 1992-02-04 Advanced Micro Devices, Inc. Process for producing thin single crystal silicon islands on insulator
JPH0821678B2 (ja) * 1987-05-29 1996-03-04 日産自動車株式会社 半導体装置
US5138422A (en) * 1987-10-27 1992-08-11 Nippondenso Co., Ltd. Semiconductor device which includes multiple isolated semiconductor segments on one chip
US4963505A (en) * 1987-10-27 1990-10-16 Nippondenso Co., Ltd. Semiconductor device and method of manufacturing same
US4959329A (en) * 1988-03-28 1990-09-25 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
JPH0223629A (ja) * 1988-07-12 1990-01-25 Nec Corp 半導体装置の製造方法
JP2685244B2 (ja) * 1988-09-30 1997-12-03 株式会社日本自動車部品総合研究所 半導体装置の製造方法
US4908328A (en) * 1989-06-06 1990-03-13 National Semiconductor Corporation High voltage power IC process
JP2825322B2 (ja) * 1989-09-13 1998-11-18 株式会社東芝 誘電体分離構造を有する半導体基板の製造方法
US5213993A (en) * 1989-09-13 1993-05-25 Kabushiki Kaisha Tobisha Method of manufacturing semiconductor substrate dielectric isolating structure
NL9000972A (nl) * 1990-04-24 1991-11-18 Philips Nv Werkwijze voor het vervaardigen van een silicium lichaam met een n-type toplaag en een daaraan grenzende, hoger gedoteerde n-type basislaag.
US5294559A (en) * 1990-07-30 1994-03-15 Texas Instruments Incorporated Method of forming a vertical transistor
JP3111500B2 (ja) * 1991-05-09 2000-11-20 富士電機株式会社 誘電体分離ウエハの製造方法
JP3014012B2 (ja) * 1992-03-19 2000-02-28 日本電気株式会社 半導体装置の製造方法
JP2796012B2 (ja) * 1992-05-06 1998-09-10 株式会社東芝 半導体装置及びその製造方法
US5397715A (en) * 1993-10-21 1995-03-14 Micrel, Incorporated MOS transistor having increased gate-drain capacitance
JP3252569B2 (ja) * 1993-11-09 2002-02-04 株式会社デンソー 絶縁分離基板及びそれを用いた半導体装置及びその製造方法
JP3006387B2 (ja) * 1993-12-15 2000-02-07 日本電気株式会社 半導体装置およびその製造方法
FR2721139A1 (fr) * 1994-06-10 1995-12-15 Motorola Semiconducteurs Structure de circuit intégré à semiconducteur et son procédé de fabrication.
EP0701286B1 (en) * 1994-06-16 1999-11-24 Nec Corporation Silicon on insulating substrate and manufacturing method for same
JP2674570B2 (ja) * 1994-06-16 1997-11-12 日本電気株式会社 Ｓｏ１基板およびその製造方法
JP2624186B2 (ja) * 1994-07-29 1997-06-25 日本電気株式会社 貼り合わせシリコン基板の製造方法
KR100257074B1 (ko) * 1998-01-26 2000-05-15 김영환 모스팻 및 이의 제조방법
EP1005092A1 (en) * 1998-11-26 2000-05-31 STMicroelectronics S.r.l. High breakdown voltage PN junction structure and related manufacturing process
US6214653B1 (en) * 1999-06-04 2001-04-10 International Business Machines Corporation Method for fabricating complementary metal oxide semiconductor (CMOS) devices on a mixed bulk and silicon-on-insulator (SOI) substrate
JP2002043423A (ja) * 2000-07-24 2002-02-08 Tokyo Ohka Kogyo Co Ltd 被膜の処理方法およびこの方法を用いた半導体素子の製造方法
DE102004024755B4 (de) * 2004-05-12 2006-02-23 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Halterung für optische Elemente
JP2009164460A (ja) * 2008-01-09 2009-07-23 Renesas Technology Corp 半導体装置
US9087707B2 (en) 2012-03-26 2015-07-21 Infineon Technologies Austria Ag Semiconductor arrangement with a power transistor and a high voltage device integrated in a common semiconductor body
US8772902B2 (en) * 2012-04-19 2014-07-08 International Business Machines Corporation Fabrication of a localized thick box with planar oxide/SOI interface on bulk silicon substrate for silicon photonics integration
US8981475B2 (en) 2013-06-18 2015-03-17 International Business Machines Corporation Lateral diffusion metal oxide semiconductor (LDMOS)
US9843181B2 (en) * 2013-07-25 2017-12-12 Infineon Technologies Austria Ag Semiconductor device including a control circuit

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3393349A (en) * 1964-04-30 1968-07-16 Motorola Inc Intergrated circuits having isolated islands with a plurality of semiconductor devices in each island
US3391023A (en) * 1965-03-29 1968-07-02 Fairchild Camera Instr Co Dielecteric isolation process
US3386865A (en) * 1965-05-10 1968-06-04 Ibm Process of making planar semiconductor devices isolated by encapsulating oxide filled channels
US3457123A (en) * 1965-06-28 1969-07-22 Motorola Inc Methods for making semiconductor structures having glass insulated islands
US3508980A (en) * 1967-07-26 1970-04-28 Motorola Inc Method of fabricating an integrated circuit structure with dielectric isolation
US3944447A (en) * 1973-03-12 1976-03-16 Ibm Corporation Method for fabrication of integrated circuit structure with full dielectric isolation utilizing selective oxidation
NL188550C (nl) * 1981-07-02 1992-07-16 Suwa Seikosha Kk Werkwijze voor het vervaardigen van een halfgeleidersubstraat.
DE3583183D1 (de) * 1984-05-09 1991-07-18 Toshiba Kawasaki Kk Verfahren zur herstellung eines halbleitersubstrates.
NL8600216A (nl) * 1986-01-30 1987-08-17 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.

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DE3574080D1 (en) 1989-12-07

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