JPH0588006B2 - - Google Patents

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JPH0588006B2
JPH0588006B2 JP1303033A JP30303389A JPH0588006B2 JP H0588006 B2 JPH0588006 B2 JP H0588006B2 JP 1303033 A JP1303033 A JP 1303033A JP 30303389 A JP30303389 A JP 30303389A JP H0588006 B2 JPH0588006 B2 JP H0588006B2
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voltage
fet
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conductor
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Burr Brown Corp
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Publication date
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current 
    • G05F1/46—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC
    • G05F1/462—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/467—Sources with noise compensation

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  • Nonlinear Science (AREA)
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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電源ノイズの影響を受けずまた出力
導体の過渡信号に対して不感性を有する、低ノイ
ズの安定した基準電圧を提供するCMOSバン
ド・ギヤツプ回路並びにバツフア増幅回路に関す
るものである。
（従来の技術） バンド・ギヤツプ回路は、典型的な一例として
は、絶対温度に無関係な安定した基準電圧を発生
するために集積回路に使用されている。バンド・
ギヤツプ回路は、温度に比例する電圧であつて、
しかも互いに異なつた電流密度で動作している２
つのトランジスタの夫々のVBE電圧の差分の関数
であるところの、電圧VTHERMALを発生するように
なつている。この電圧VTHERMALは、抵抗形マルチ
プライヤ回路によつて、＋２ミリボルト／℃の温
度係数を有する電圧へと「ゲイン・アツプ」さ
れ、そしてこの電圧が、−２ミリボルト／℃の温
度係数を有するNPNトランジスタのVBE電圧に
加え合わされるようになつている。従つてこの加
算により、温度に無関係なバンド・ギヤツプ電圧
が発生されることになる。バンド・ギヤツプ回路
はバイポーラ集積回路においては広く使用されて
いる。CMOS集積回路においても、安定した電
圧基準回路は望まれている。バンド・ギヤツプ回
路のうちのあるものは、これまでにも、NPNト
ランジスタを含んでいるCMOS集積回路内に構
成されていた。
（発明が解決しようとする課題） CMOS回路は、電源電圧の高周波増分変動の
影響を、即ち電源ノイズの影響を極めて受け易い
ものであることが知られている。電源ノイズの影
響を回避するための回路技術の１つに、電源電圧
バスと、電源ノイズの影響から絶縁すべきFET
のドレインとの間に、複数の電界効果トランジス
タ（FET）を直列に「カスコード」接続して用
いるというものがある。このカスコード・トラン
ジスタのゲートは、電源電圧程には大きな変動を
生ずることのない、適当な基準電圧に接続され
る。特に重要なことは、CMOS回路内で発生さ
れるこの内部基準電圧に対する電源ノイズの影響
を、実質的に除去できるようにすることである。
「過渡負荷」が内部基準電圧源へ伝達されてし
まう構成のCMOS集積回路において、その基準
電圧源に必要とされる基本的要件は、その基準電
圧源の出力インピーダンスが低いということであ
り、それによつて、この基準電圧源へ結合される
可能性のあるノイズに対して、発生される基準電
圧が比較的「免疫をもつている」ようにすること
である。
本発明の目的は、低い出力インピーダンスを持
ち、その出力節点に加わる過渡負荷に対して極め
て迅速に反応する、バツフア回路を提供すること
にある。
本発明の別の目的は、安定した、低ノイズ、低
出力インピーダンスの、CMOS集積回路におけ
る基準電圧を提供することにある。
（課題を解決するための手段及び作用） 要約して、且つその一実施例に即して述べるな
らば、本発明は、安定な、低ノイズ、低出力イン
ピーダンスのCMOS電圧基準回路であつて、バ
ンド・ギヤツプ回路と、このバンド・ギヤツプ回
路の出力端子に接続された電源ノイズ・リジエク
シヨン回路と、ユニテイ・ゲイン・バツフアとを
含んでいるCMOS電圧基準回路を提供するもの
である。前記ユニテイ・ゲイン・バツフアは第１
のCMOS差動増幅器を含んでおり、この第
1CMOS差動増幅器は、その第１の入力がバン
ド・ギヤツプ電圧の出力に接続され、出力が
CMOS演算相互コンダクタンス増幅器の入力に
接続されている。このCMOS演算相互コンダク
タンス増幅器の出力は、第1CMOS差動増幅器の
第２入力と、該CMOS演算相互コンダクタンス
増幅器の第２入力とフイードバツクされるように
なつている。この演算相互コンダクタンス増幅器
の出力には、高周波「グリツチ」を吸収するため
に、大容量のコンデンサが接続されている。（こ
のバツフアは、グリツチの残留分に対して高速で
応答するものでなければならず、また、このコン
デンサを、そのグリツチ以前のこのコンデンサの
初期の値へと最充電するものでなければならな
い）。ここで説明する本発明の実施例においては、
バンド・ギヤツプ回路は、その電流密度が互いに
異なるように動作させられる、第1NPNトランジ
スタと第2NPNトランジスタとを含んでいる。そ
れらの第１及び第２のNPNトランジスタの夫々
のエミツタに夫々の入力端子が接続された第２の
CMOS差動増幅器が、それらの第１及び第２の
NPNトランジスタのVBE電圧の差に等しい
VTHERMAL電圧を、それらの第１及び第２のNPN
トランジスタの夫々のベースの間に、該第
2CMOS差動増幅器の出力からフイードバツクに
応答して、維持するようになつている。この第
2CMOS差動増幅器の出力により駆動されるソー
ス・フオロワMOSFETが、電源ノイズ・リジエ
クション回路に接続されている。この電源ノイ
ズ・リジエクション回路は、カスコード接続され
たMOSFETを含んでおり、このカスコード
MOSFETは、正電源電圧導体とソース・フオロ
ワMOSFETのドレインとの間に接続されてい
る。このカスコードMOSFETのゲートは、Ｐチ
ヤネル形カレント・ミラー制御MOSFETのドレ
インに接続されており、このＰチヤネル形カレン
ト・ミラー制御MOSFETは、上記ソース・フオ
ロワMOSFETの電流を、Ｐチヤネル形カレン
ト・ミラー出力MOSFETを介して「鏡映」する
ものである。電源電圧の増分変動は、そのソース
が上記ソース・フオロワMOSFETのソースに接
続され、またそのドレインが上記Ｐチヤネル形カ
レント・ミラー出力MOSFETのドレインと上記
Ｐチヤネル形カレント・ミラーMOSFETのgds
とに接続された、ダイオード接続されたＮチヤネ
ル形MOSFETのgmの比をもつて、大幅に減衰さ
れるようになつている。
（実施例） 先ず第１図について説明すると、バンド・ギヤ
ツプ回路２３は、差動増幅器１６３のＮチヤネル
形入力MOSFET１４９のゲートを駆動するよう
にした、ダーリントン接続された２つのNPNト
ランジスタ１５０及び１５１を含んでいる。ダー
リントン接続された２つのトランジスタ１５３及
び１５４は、差動増幅器１６３のＮチヤネル形入
力MOSFET１５２のゲートを駆動するようにな
つており、またそれらのトランジスタ１５３及び
１５４のエミツタ面積はトランジスタ１５０及び
１５１のエミツタ面積の８分の１の面積とされて
いる。
図示された、ソース電極が−Vccに接続されて
いるそれらのＮチヤネル形バイアス電流トランジ
スタは、トランジスタ１５０，１５１，１５３並
びに１５４に、互いに等しい大きさの電流が供給
されるようにしており、従つて、トランジスタ１
５３及び１５４における電流密度は、トランジス
タ１５０及び１５１における電流密度より大幅に
高くなつている。
差動増幅器１６３は、MOSFET１４９及び１
５２と抵抗器１５７及び１５８とを含んでおり、
第２差動増幅器１７９のＮチヤネル形入力
MOSFET１６１及び１６２を駆動するようにな
つている。導体１８８上に送出されるこの差動増
幅器１７９の出力が、Ｎチヤネル形ソース・フオ
ロワ・トランジスタ１８１を駆動し、このトラン
ジスタ１８１が、約2.75ボルトの出力基準VREFを
発生するようになつている。導体１７１上のこの
電圧VREFは、カスコード接続されたＮチヤネル形
MOSFET１６４のゲートへフイードバツクされ
て、差動増幅器１６３の電源リジエクション・レ
シオを改善するようになつていると共に、Ｐチヤ
ネル形MOSFET１６５にもフイードバツクされ
るようになつており、このFET１６５は回路の
始動が確実になされるように機能するものであ
る。
ダイオード接続された２つのＰチヤネル形
MOSFET１６６が更に回路の始動を助けてい
る。導体１７１上のVREF電圧は更に、抵抗器１６
７、ダイオード接続されたＮチヤネル形
MOSFET１６８、Ｐチヤネル形MOSFET１６
９、及びＮチヤネル形のダイオード接続されカレ
ント・ミラー制御MOSFET１４８を通つて流れ
る電流を確立させており、このMOSFET１４８
は、ソースが−Vccに接続されているその他全て
のカレント・ミラーＮチヤネル形MOSFETの、
ゲート−ソース電圧を設定している。
導体１７１上の電圧VREFによつて、抵抗器１９
０及び１９１を流れる電流が発生されるようにな
つており、これにより、NPNトランジスタ１９
４のベースに印加されるバンド・ギヤツプ電圧が
（フイードバツクによつて）一定に維持されるよ
うになつている。このバンド・ギヤツプ電圧VBG
は、トランジスタ１９４のVBE電圧と「ゲイン・
アツプ」されたVTHERMAL電圧との和である。
VTHERMAL電圧は、トランジスタ１５０と１５１の
VBE電圧の和と、トランジスタ１５３と１５４の
VBE電圧の和との間の電圧の差分に起因するもの
であり、抵抗器１９６の両端間に現れる電圧であ
る。NPNトランジスタ１９４、抵抗器１９５、
そして導体１５９を介してVREFがフイードバツク
されることによつて、直列に接続された差動増幅
器１６３及１７９が、Ｎチヤネル形MOSFET１
４９及び１５２のゲート−ソース電圧を互いに等
しくさせ、それによつて、抵抗器１９６の両端間
に、VTHERMAL電圧が確実に発生するようになつて
いる。
Ｎチヤネル形ソース・フオロワMOSFET１８
１は、そのチヤネル幅対チヤネル長さ比が、Ｎチ
ヤネル形MOSFET１８４におけるその比の、約
10倍となつている。そのために、ソース・フオロ
ワMOSFET１８１を介して供給される出力電流
の約10分の１の大きさの電流が、MOSFET１８
４とＮチヤネル形カスコードMOSFET１８３と
を流れ、そして、Ｐチヤネル形カレント・ミラー
制御MOSFET１８２とＰチヤネル形カレント・
ミラー出力MOSFET１８５とにより鏡映され
て、ダイオード接続されたＮチヤネル形
MOSFET１８６へ流れ込むようになつている。
このMOSFET１８６のVGS電圧は、導体１７１
と導体１８７との間に発生する。
トランジスタ１８６のVGSとＮチヤネル形
MOSFET１８０のVGSとの間の電圧差は、ソー
ス・フオロワ・トランジスタ１８１のVDS電圧で
ある。この電圧は約200ミリボルトであり、この
電圧がこのソース・フオロワMOSFET１８１
を、その動作特性の電流飽和領域の中に維持し、
それによつて、導体１７１上の出力インピーダン
スを確実に低いものとしている。カスコード
MOSFET１８０は、ソース・フオロワ・トラン
ジスタ１８１のVDS電圧を、＋Vcc上のノイズ変動
から絶縁している。MOSFET１８６のgmは
MOSFET１８５のgdsの約75倍であり、従つて
このMOSFET１８６のgmのために、＋Vccノイ
ズのおおむね１パーセント程度のノイズしか、導
体１８７上には発生しないようになつている。以
上のようにして、電源リジエクション回路１７５
が、そのような＋VccノイズからVREFを効果的に
絶縁しているのである。
コンデンサ１７８は、約20ピコフアラドの容量
を持ち、この容量は外部コンデンサを並列に接続
することによつて約0.1マイクロフアラドまで増
大させることができるようになつている。このコ
ンデンサ１７８を用いて、差動増幅器１６３及び
１７９によつて増幅されたノイズを、VREFからフ
イルタリング除去することができるようになつて
いる。しかしながら、このコンデンサ１７８の容
量を、そのような望ましからざるノイズをVREFか
らフイルタリング除去するのに充分な容量にまで
増大させた場合には、以上に説明した電源リジエ
クション回路を使用しない限り、高周波域におけ
るVREFの電源リジエクション・レシオが悪化して
しまう。その理由は、MOSFET１８１のドレイ
ンに増分電荷＋Vccが結合された場合に、このコ
ンデンサ１７８の容量が大きかつたならば、それ
によつて導体１８８がその増分電荷に反応するこ
とが妨げられ、そのためにVREFが、その＋Vccの
変動に反応して変動してしまうからである。
次に第２図について説明すると、第１図の回路
により発生されたVREF電圧が、差動増幅器１４０
のＮチヤネル形入力MOSFET１００のゲートへ
供給されるようになつている。このMOSFET１
００のソースは、もう１つのＮチヤネル形入力
MOSFET１０４のソースに接続されている。こ
れらのMOSFET１００及び１０４の双方のソー
スは定電流源１４５に接続されており、この定電
流源１４５は一般的なＮチヤネル形バイアス
MOSFETを用いて構成することができる。
MOSFET１００及び１０４の夫々のドレイン
は、カスコード接続されたＮチヤネル形
MOSFET１０１及び１０５の夫々のソースに接
続されている。MOSFET１０１及び１０５の双
方のゲートは、バイアス電圧に接続されており、
それによつてMOSFET１００及び１０４がそれ
らの「三極管」領域に入ることを防止している。
カスコードMOSFET１０１のドレインは、ダイ
オード接続されたＰチヤネル形MOSFET１０２
のドレイン及びゲートに接続されており、この
MOSFET１０２のソースはＰチヤネル形カレン
ト・ミラー制御MOSFET１３８のドレイン及び
ゲートに接続されており、このMOSFET１３８
のソースは＋Vccに接続されている。カスコード
MOSFET１０５のドレインは導体１２０を介し
て、Ｐチヤネル形カスコードMOSFET１０３の
ドレインと、CMOS演算相互コンダクタンス増
幅器１４１のＮチヤネル形ソース・フオロワ
MOSFET１０６及び１１０の双方のゲートとに
接続されている。MOSFET１０３のソースはＰ
チヤネル形カレント・ミラー出力MOSFET１３
９のドレインに接続されており、このMOSFET
１３９は、そのソースが＋Vccに接続され、ゲー
トがMOSFET１３８のゲートに接続されてい
る。MOSFET１０６のドレインは＋Vccに接続
されている。
MOSFET１０６のソースは、ダイオード接続
されたＰチヤネル形MOSFET１０７のソースに
接続されており、このMOSFET１０７のゲート
とドレインとは定電流源１４６に接続されてい
る。この定電流源１４６は、Ｎチヤネル形バイア
スMOSFETとすることができる。MOSFET１
０７のゲートとドレインとは更に、Ｐチヤネル形
MOSFET１１２のゲートにも接続されており、
このMOSFET１１２のソースは、導体１２１を
介してＮチヤネル形MOSFET１１０のソースに
接続されている。
MOSFET１１０のドレインは、Ｐチヤネル形
カレント・ミラー制御トランジスタ１０８のドレ
イン及びゲートに接続されており、このトランジ
スタ１０８のソースは＋Vccに接続されている。
MOSFET１０８のドレイン及びゲートは更に、
Ｐチヤネル形カレント・ミラー出力トランジスタ
１０９のゲートにも接続されており、このトラン
ジスタ１０９のソースは＋Vccに接続されてい
る。MOSFET１０９のドレインは、Ｎチヤネル
形MOSFET１１７のゲート及びドレインに接続
されており、このMOSFET１１７のソースは導
体１２２に接続されている。MOSFET１１７の
ゲート及びドレインは更に、Ｎチヤネル形
MOSFET１１１のゲートにも接続されており、
このMOSFET１１１のドレインは＋Vccに接続
されている。このＮチヤネル形MOSFET１１１
のソースは導体１２１に接続されている。
MOSFET１１２のドレインは、MOSFET１
１４のゲート及びドレインと、Ｎチヤネル形
MOSFET１１５のゲートとに接続されている。
MOSFET１１４及び１１５の双方のソースは−
Vccに接続されている。MOSFET１１５のドレ
インは、Ｐチヤネル形MOSFET１１６のゲート
及びドレインと、Ｐチヤネル形MOSFET１１３
のゲートとに接続されている。MOSFET１１６
のソースは導体１２２に接続されている。Ｐチヤ
ネル形MOSFET１１３のソースは導体１２１に
接続されており、またそのドレインは−Vccに接
続されている。導体１２１とVREFOとの間には抵
抗値の小さな抵抗器Ｒが接続されている。出力基
準電圧VREFOは、差動増幅器１４０の入力
MOSFET１０４のゲートに接続されている。過
渡現象抑制コンデンサ２１０をVREFOとアースと
の間に接続するようにしても良い。
第２Ａ図は、第２図のバツフア回路２５Ａのブ
ロツク回路図である。このバツフア回路は差動増
幅器１４０を含んでおり、この差動増幅器１４０
は、ゲインがＡ１であり、第１図のバンド・ギヤ
ツプ回路により発生される電圧VREFをその非反転
入力で受取るようになつている。増幅器１４０の
出力は、演算相互コンダクタンス増幅器１４１の
非反転入力に接続されている。この演算相互コン
ダクタンス増幅器１４１の出力はそれ自身の反転
入力に接続されている。必要とあらば、高周波グ
リツチを減少させるために、過渡現象抑制コンデ
ンサ２１０をVREFO出力に接続するようにしても
良い。このバツフア回路２５Ａは、コンデンサ２
１０が抵抗器Ｒと協働して高周波域における安定
性を提供するように設計することができる。過渡
現象抑制コンデンサ２１０は約10マイクロフアラ
ドのものとすることができ、このコンデンサは、
このバツフア回路がVREFOのグリツチに高速で応
答できるようにする、電荷蓄積器として働くもの
である。VREFOは増幅器１４０の反転入力へフイ
ードバツクされるようになつている。
増幅段１４０及び１４１は、第２図に示されて
いる一点鎖線の夫々のブロツク内に包含されてい
るものである。カスコードMOSFET１０１と１
０５とは、MOSFET１００のVDSとMOSFET１
０４のVDSとを一定の電圧に維持することによつ
てDC精度を向上させている。差動増幅器１４０
の出力は、Ｎチヤネル形MOSFET１０６及び１
１０の双方のゲートへ供給されるようになつてい
る。導体１２０は、実質的に、相互コンダクタン
ス増幅器１４１の非反転入力であり、この相互コ
ンダクタンス増幅器１４１は、当業者には周知の
一般的なダイヤモンド・フオロワ回路に幾分類似
した構造を有するものとなつている。導体１２１
は第２図の相互コンダクタンス増幅器１４１の反
転入力である。Ｎチヤネル形MOSFET１０６の
チヤネル幅対チヤネル長さ比の、Ｎチヤネル形
MOSFET１１０のチヤネル幅対チヤネル長さ比
に対する比は、Ｐチヤネル形MOSFET１０７の
チヤネル幅対チヤネル長さ比の、Ｐチヤネル形
MOSFET１１２のチヤネル幅対チヤネル長さ比
に対する比と等しく、これによつて、MOSFET
１１０及び１１２に、適切なバイアスが与えられ
るようになつている。
導体１２１から導体１２２へのオープン・ルー
プ信号ゲインは高いものであることが分る。図示
のフイードバツク構成における増幅器１４１の出
力インピーダンスは、効果的に、Ｎチヤネル形
MOSFET１１１とＰチヤネル形MOSFET１１
３との夫々の出力インピーダンスを並列に組合わ
せたものをオープン・ループ信号ゲインで割つた
抵抗値と等しくされている。このように高い信号
ゲインが存在しているということを理解するため
には、導体１２０上の電圧を一定に保つたまま節
点１２１に外乱を加えたならばMOSFET１１０
及び１１２の夫々のソースから信号電流が流れ出
るということを考えれば良い。それらの信号電流
は更に、それらのMOSFET１１０及び１１２の
夫々のドレインを通つて流れ、それによつて鏡映
されて、導体１２２上のMOSFET１１５の出力
インピーダンスとMOSFET１０９の出力インピ
ーダンスとを並列に組合わせた高いインピーダン
スをもつて反応することになる。
抵抗器Ｒと過渡現象抑制コンデンサ２１０と
は、増幅段１４１の周波数応答が増幅段１４０の
周波数応答より先にロール・オフするようにし、
それによつて安定性を維持できるように、選択す
ることができる。
演算相互コンダクタンス増幅器１４１は、差動
増幅器１４０のフイードバツク・ループ内に置か
れている。従つて、この演算相互コンダクタンス
増幅器１４１の低い出力インピーダンスは、演算
増幅器１４０のオープン・ループ電圧ゲインの比
をもつて更に低減され、それによつて、バツフア
回路２５Ａの全体が極めて低い出力インピーダン
スとなつていると共に、このCMOSバツフア回
路２５Ａの出力に印加される過渡電圧に対抗する
ように作用するこのバツフア回路の応答が、高速
応答になつている。
（発明の効果） 以上に説明した基準電圧回路は、低ノイズと、
良好な出力「グリツチ抵抗性」と、バツフア回路
２５Ａの出力に印加される「グリツチ」に対する
高速のセトリング応答とを提供するものである。
以上に説明したバツフア回路は、バンド・ギヤツ
プ回路の出力電圧を出力過渡現象から効果的に絶
縁するものである。同じ１つのバンド・ギヤツプ
回路に２つ以上のバツフア回路を接続することも
可能であり、それによつて、それら２つのバツフ
ア回路の出力において、２つの基準電圧に対する
良好な追随性を得ると共に、それらのバツフア回
路の出力の間の「クロストーク」が生じないよう
にする、高度の分離状態を得ることができる。
更には、以上に説明したバツフア回路２５Ａ
は、チヤネルの幅対長さ比として大きな比を採用
している（約300）ため、低ノイズ動作が可能と
なつており、また更には、非常に良好な出力グリ
ツチ抵抗性と、グリツチに対する高速のセトリン
グ応答とを提供しており、従つて、他の多くの用
途に用い得るものとなつている。
【図面の簡単な説明】
第１図は、本発明に従つて用いられている、電
源リジエクション回路を含むバンド・ギヤツプ回
路の回路図である。第２図は、第１図のバンド・
ギヤツプ回路により発生される基準電圧をバツフ
アリングして、安定な、低ノイズの、低インピー
ダンスのCMOS回路内基準電圧を発生するため
の、高速で低出力インピーダンスのユニテイ・ゲ
イン・バツフア回路の回路図である。第２Ａ図
は、第２図のバツフア回路のブロツク回路図であ
る。 尚、図中、２３…バンド・ギヤツプ回路、２５
Ａ…ユニテイ・ゲイン・バツフア回路、１４０…
第2FET差動増幅回路（第2CMOS差動増幅器）、
１４１…演算相互コンダクタンス増幅器
（CMOS演算相互コンダクタンス増幅器）、１５
０，１５１…NPNトランジスタ（第１バイポー
ラ・トランジスタ）、１５３，１５４…NPNトラ
ンジスタ（第２バイポーラ・トランジスタ）、１
６３…差動増幅器（第1FET差動増幅回路）、１
７１…第１出力導体、１７５…電源ノイズ・リジ
エクション回路、１７９…差動増幅器（フイード
バツク回路）、１８０…カスコードFET、１８１
…ソース・フオロワ出力FET（第1FET）、１９６
…VTHERMAL発生抵抗器。

Claims (1)

  1. 【特許請求の範囲】 １ 電源ノイズに対する抵抗性を有する電圧基準
    回路であつて、 (a) 互いに異なつた電流密度を有する第１及び第
    ２のトランジスタを含んでいるバンド・ギヤツ
    プ回路であつて、前記第１トランジスタのベー
    スと前記第２トランジスタのベースとの間に接
    続された抵抗器と、第１入力端子と第２入力端
    子とが前記第１トランジスタのエミツタと前記
    第２トランジスタのエミツタとに夫々接続され
    た第1FET差動増幅回路とを有している、バン
    ド・ギヤツプ回路と、 (b) ゲートが前記第1FET差動増幅回路の出力に
    接続されており、ソースが第１出力導体に接続
    されており、該第１導体上に第１基準電圧を送
    出する、第1FETと、 (c) 前記第1FET差動増幅回路の出力に接続さ
    れ、前記第１基準電圧の一部を供給することに
    より、前記抵抗器の両端間のVTHERMAL電圧を前
    記第１トランジスタのVBE電圧と前記第２トラ
    ンジスタのVBE電圧との差に等しい電圧に維持
    し、それによつて、前記第１入力端子上の電圧
    と前記第２入力端子上の電圧とを等しい電圧に
    維持する、フイードバツク手段と、 (d) 電源ノイズ・リジエクション回路であつて、 前記第1FETのドレインを第１電源電圧導
    体に接続しているカスコードFETと、 前記第１電源電圧導体と前記カスコード
    FETのゲートとに接続され、該カスコード
    FETの該ゲートへバイアス電圧を供給する
    バイアス回路であつて、前記第１電源電圧導
    体上のノイズを前記カスコードFETの前記
    ゲートへ到達する以前に減衰させるための減
    衰手段を含んでいるバイアス回路と、 を含んでいる電源ノイズ・リジエクション回路
    と、 を含んでいることを特徴とする電圧基準回路。 ２ 前記減衰手段が、前記第１電源電圧導体と前
    記第１出力導体との間に接続された電圧分割回路
    を含んでおり、該電圧分割回路は、その出力が前
    記カスコードFETの前記ゲートに接続されてい
    ることを特徴とする請求項１記載の電圧基準回
    路。 ３ ユニテイ・ゲイン・バツフア回路を含んでお
    り、該ユニテイ・ゲイン・バツフア回路が、 非反転入力が前記第１出力導体に接続され、
    シングル・エンデツト出力導体を有する、第
    2FET差動増幅回路と、 非反転入力が前記シングル・エンデツド出力
    導体に接続されているFET演算相互コンダク
    タンス増幅器であつて、その出力が前記第
    2FET差動増幅回路の反転入力と該FET相互コ
    ンダクタンス増幅器の反転入力とに接続されて
    いる、FET演算相互コンダクタンス増幅器と、 を含んでいるユニテイ・ゲイン・バツフア回路で
    あることを特徴とする請求項２記載の電圧基準回
    路。 ４ 低インピーダンス源から安定した低ノイズの
    基準電圧を発生する、基準電圧発生方法であつ
    て、 (a) 第１のCMOS差動増幅器とソース・フオロ
    ワ出力FETとを用いて、第１及び第２のバイ
    ポーラ・トランジスタ内の夫々の電流密度を互
    いに異なつた密度に維持すると共に、前記第１
    バイポーラ・トランジスタのベースと前記第２
    バイポーラ・トランジスタのベースとの間に
    VTHERMAL電圧を維持するステツプと、 (b) 前記ソース・フオロワ出力FETのソースに
    第１基準電圧を発生させるステツプと、 (c) 前記第１基準電圧の一部を、前記第１バイポ
    ーラ・トランジスタのベースと前記第２バイポ
    ーラ・トランジスタのベースとの間に接続され
    た抵抗器の両端に供給するステツプであつて、
    前記第１バイポーラ・トランジスタのエミツタ
    と前記第２バイポーラ・トランジスタのエミツ
    タとが、前記第1CMOS差動増幅器の夫々の入
    力に接続されている、ステツプと、 (d) 前記第１基準電圧から電源変動を排除する電
    源変動排除ステツプであつて、 前記ソース・フオロワ出力FETのドレイ
    ンを、カスコードFETを用いて第１電源電
    圧導体に接続するステツプと、 前記第１電源電圧導体と前記第１基準電圧
    導体との間の電圧の差分を分割することによ
    つて前記カスコードFETのゲート電圧を発
    生し、それによつて、前記電源電圧導体上の
    電源電圧の変動の僅かな部分しか、前記カス
    コードFETの前記ゲートへ供給されないよ
    うにするステツプと、 を含んでいる電源変動排除ステツプと、 を含んでいることを特徴とする基準電圧発生方
    法。 ５ 前記電源変動排除ステツプ(d)の第項のステ
    ツプが、前記カスコードFETの前記ゲートにド
    レインが接続されたカレント・ミラー出力FET
    を含んでいる電圧分割回路を介して、前記ソー
    ス・フオロワ出力FETのドレイン電流を鏡映す
    るステツプを含んでいることを特徴とする請求項
    ４記載の方法。 ６ 前記第１基準電圧を第2CMOS差動増幅
    器へ供給することによつて該第１基準電圧をバ
    ツフアリングするステツプと、 前記第2CMOS差動増幅器の出力をCMOS演
    算相互コンダクタンス増幅器の入力へ供給する
    ステツプと、 前記CMOS演算相互コンダクタンス増幅器
    の出力導体上の出力を前記第2CMOS差動増幅
    器のもう１つの入力へ供給するステツプと、 前記CMOS演算相互コンダクタンス増幅器
    の出力電圧に応答して、前記出力導体の夫々の
    ソースが接続されているＮチヤネル・プルアツ
    プFET及びＰチヤネル・プルダウンFETの
    夫々のゲートを制御する、カレント・ミラー回
    路を設け、それにより、前記出力導体における
    出力インピーダンスを低インピーダンスとする
    と共に、該出力導体上に印加される電圧に対抗
    して作用する応答を高速応答とするステツプ
    と、 を含んでいることを特徴とする請求項５記載の方
    法。
JP1303033A 1989-02-08 1989-11-21 Ｃｍｏｓ電圧基準／バッファ回路 Granted JPH02239706A (ja)

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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH681928A5 (ja) * 1989-04-26 1993-06-15 Seiko Epson Corp
JP2533213B2 (ja) * 1990-02-13 1996-09-11 株式会社東芝 半導体集積回路
US5170134A (en) * 1991-06-12 1992-12-08 Sgs-Thomson Microelectronics, Inc. Fast buffer
US5142242A (en) * 1991-08-07 1992-08-25 Maxim Integrated Products Precision transconductance amplifier
GB2260833A (en) * 1991-10-22 1993-04-28 Burr Brown Corp Reference voltage circuit allowing fast power-up
US5227670A (en) * 1991-10-31 1993-07-13 Analog Devices, Inc. Electronic switch with very low dynamic "on" resistance utilizing an OP-AMP
US5373226A (en) * 1991-11-15 1994-12-13 Nec Corporation Constant voltage circuit formed of FETs and reference voltage generating circuit to be used therefor
US5302888A (en) * 1992-04-01 1994-04-12 Texas Instruments Incorporated CMOS integrated mid-supply voltage generator
US5422563A (en) * 1993-07-22 1995-06-06 Massachusetts Institute Of Technology Bootstrapped current and voltage reference circuits utilizing an N-type negative resistance device
JP2851767B2 (ja) * 1992-10-15 1999-01-27 三菱電機株式会社 電圧供給回路および内部降圧回路
US5287054A (en) * 1993-03-05 1994-02-15 National Semiconductor Corporation Attenuating voltage follower circuit
US5422610A (en) * 1993-09-29 1995-06-06 Motorola, Inc. Multi-filter device and method of making same
US5399960A (en) * 1993-11-12 1995-03-21 Cypress Semiconductor Corporation Reference voltage generation method and apparatus
US5545978A (en) * 1994-06-27 1996-08-13 International Business Machines Corporation Bandgap reference generator having regulation and kick-start circuits
US5475336A (en) * 1994-12-19 1995-12-12 Institute Of Microelectronics, National University Of Singapore Programmable current source correction circuit
US5654671A (en) * 1995-09-25 1997-08-05 Burr-Brown Corporation Compensation circuit for input stage of high speed operational amplifier
US5614678A (en) * 1996-02-05 1997-03-25 Kulite Semiconductor Products, Inc. High pressure piezoresistive transducer
US5867015A (en) * 1996-12-19 1999-02-02 Texas Instruments Incorporated Low drop-out voltage regulator with PMOS pass element
US5917335A (en) * 1997-04-22 1999-06-29 Cypress Semiconductor Corp. Output voltage controlled impedance output buffer
US6054886A (en) 1997-09-18 2000-04-25 National Semiconductor Corporation Reference buffer technique for high speed switched capacitor circuits
IT1296030B1 (it) * 1997-10-14 1999-06-04 Sgs Thomson Microelectronics Circuito di riferimento a bandgap immune da disturbi sulla linea di alimentazione
DE69736327D1 (de) * 1997-11-10 2006-08-24 St Microelectronics Srl Nichtlinearer Multiplizierer für einen Schaltregler
US6188211B1 (en) * 1998-05-13 2001-02-13 Texas Instruments Incorporated Current-efficient low-drop-out voltage regulator with improved load regulation and frequency response
US6002244A (en) * 1998-11-17 1999-12-14 Impala Linear Corporation Temperature monitoring circuit with thermal hysteresis
US6160450A (en) * 1999-04-09 2000-12-12 National Semiconductor Corporation Self-biased, phantom-powered and feedback-stabilized amplifier for electret microphone
US6198350B1 (en) * 1999-04-13 2001-03-06 Delphi Technologies, Inc. Signal amplifier with fast recovery time response, efficient output driver and DC offset cancellation capability
US6144195A (en) * 1999-08-20 2000-11-07 Intel Corporation Compact voltage regulator with high supply noise rejection
JP2003152815A (ja) * 2001-11-14 2003-05-23 Hitachi Ltd 通信用半導体集積回路
US7888962B1 (en) 2004-07-07 2011-02-15 Cypress Semiconductor Corporation Impedance matching circuit
US8036846B1 (en) 2005-10-20 2011-10-11 Cypress Semiconductor Corporation Variable impedance sense architecture and method
IT1397432B1 (it) * 2009-12-11 2013-01-10 St Microelectronics Rousset Circuito generatore di una grandezza elettrica di riferimento.
WO2014169401A1 (en) * 2013-04-18 2014-10-23 Micron Technology, Inc. Voltage control in integrated circuit devices
US9921592B2 (en) * 2013-09-09 2018-03-20 Intel Corporation Bandgap reference circuit with low output impedance stage and power-on detector
US9401707B1 (en) 2015-04-01 2016-07-26 Qualcomm Incorporated Push-pull voltage driver with low static current variation
JP6338807B1 (ja) * 2017-11-13 2018-06-06 三菱電機株式会社 Ａｂ級アンプおよびオペアンプ
US20240411330A1 (en) * 2023-06-12 2024-12-12 Western Digital Technologies, Inc. Ground referenced bandgap circuit in a negatively biased substrate cmos integrated circuit

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3969682A (en) * 1974-10-21 1976-07-13 Oberheim Electronics Inc. Circuit for dynamic control of phase shift
US4287439A (en) * 1979-04-30 1981-09-01 Motorola, Inc. MOS Bandgap reference
US4461991A (en) * 1983-02-28 1984-07-24 Motorola, Inc. Current source circuit having reduced error
NL8301138A (nl) * 1983-03-31 1984-10-16 Philips Nv Stroombronschakeling.
US4577119A (en) * 1983-11-17 1986-03-18 At&T Bell Laboratories Trimless bandgap reference voltage generator
US4553083A (en) * 1983-12-01 1985-11-12 Advanced Micro Devices, Inc. Bandgap reference voltage generator with VCC compensation
US4593208A (en) * 1984-03-28 1986-06-03 National Semiconductor Corporation CMOS voltage and current reference circuit
EP0162266B1 (de) * 1984-04-19 1988-10-19 Siemens Aktiengesellschaft Schaltungsanordnung zur Erzeugung einer temperatur- und versorgungsspannungsunabhängigen Referenzspannung
US4633165A (en) * 1984-08-15 1986-12-30 Precision Monolithics, Inc. Temperature compensated voltage reference
US4590419A (en) * 1984-11-05 1986-05-20 General Motors Corporation Circuit for generating a temperature-stabilized reference voltage
JPS61244058A (ja) * 1985-04-22 1986-10-30 プレシジヨン・モノリシツクス・インコ−ポレ−テツド バンドギヤツプ電圧基準回路
US4644249A (en) * 1985-07-25 1987-02-17 Quadic Systems, Inc. Compensated bias generator voltage source for ECL circuits
US4683416A (en) * 1986-10-06 1987-07-28 Motorola, Inc. Voltage regulator
GB8630980D0 (en) * 1986-12-29 1987-02-04 Motorola Inc Bandgap reference circuit
US4786856A (en) * 1987-03-12 1988-11-22 Tektronix, Inc. Temperature compensated current source
US4795961A (en) * 1987-06-10 1989-01-03 Unitrode Corporation Low-noise voltage reference
US4808908A (en) * 1988-02-16 1989-02-28 Analog Devices, Inc. Curvature correction of bipolar bandgap references

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GB2228110A (en) 1990-08-15
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