JPH0588010B2 - - Google Patents

Description

【発明の詳細な説明】

【0001】

【産業上の利用分野】 この発明は、絶縁ゲート
電界効果トランジスタで構成され、２個のクロツ
ク信号によつて動作する同一設計のレシオ型の段
を有するダイナミツク同期２進カウンタに関する
ものである。

【0002】

【従来の技術】 そのような装置の特徴について
は西ドイツ公開特許公報DE2846957A1号第２図
に記載されている。そこに特に示されてはいない
が、そこで使用されるクロツク信号は例えば雑誌
「The Electronic Engineer」1970年３月号56〜
61頁に示されているように絶縁ゲート電界効果ト
ランジスタで構成されたレシオ型２相設計の集積
回路の周知のオーバーラツプしないクロツク信号
である。

【0003】

【発明が解決しようとする課題】 上述の公報に
記載された従来技術の装置においては２個のクロ
ツク信号は最小桁の段だけで使用され、一方後続
の各段においては第１のクロツク信号はキヤリ転
送トランジスタの出力信号である。したがつて、
段の数が増加するに従つて各段を制御する第２の
クロツク信号の周波数は２のべき数に応じて減少
する。この結果ダイナミツク動作のために必要な
最小クロツク信号周波数によつて可能な全体の段
数が制限される。本発明者は現在の技術状態にお
いては既知の装置によつて構成する場合には約８
段の同期２進カウンタが限度であると考える。

【0004】 この発明はこのような欠点を除去しよ
うとするものである。この発明の目的は、可能な
段数についての制限のないダイナミツク同期２進
カウンタを提供することである。

【0005】 この発明の原出願の発明（特願昭57−
97903号）の発明は、このような段数に制限のな
いダイナミツク同期２進カウンタを提供するもの
であるが、、本発明は、そのような段数に制限の
ないダイナミツク同期２進カウンタで、さらに低
い周波数の信号でもカウントできるような構成の
このダイナミツク同期２進カウンタを提供するこ
とを目的としている。

【0006】

【課題を解決するための手段】 この目的は、本
発明のダイナミツク同期２進カウンタによつて達
成される。本発明のダイナミツク同期２進カウン
タは、絶縁ゲート電界効果トランジスタで構成さ
れ、２個のクロツク信号で動作され、第１、第２
および第３のインバータと、第１、第２、第３お
よび第４の転送トランジスタとキヤリ転送トラン
ジスタとを具備する同一設計のレシオ型の段を有
するダイナミツク同期２進カウンタであつて、各
段において、第２および第３のインバータは直接
直列に接続され、その接続点がカウント・アツプ
出力端子であり、第３のインバータの出力端子が
カウント・ダウン出力端子であり、カウント・ア
ツプ出力端子はキヤリ転送トランジスタのゲート
に結合され、第１のインバータの出力端子が第１
のクロツク信号により制御される第１の転送トラ
ンジスタの電流路を通つて第２のインバータの入
力端子に結合され、第１のインバータの入力端子
は第２の転送トランジスタの電流路を通つてカウ
ント・ダウン出力端子に接続され、第３の転送ト
ランジスタは第２のクロツク信号により制御さ
れ、キヤリ転送トランジスタの電流路はキヤリ入
力端子とキヤリ出力端子との間に接続され、最小
桁の段のキヤリ入力端子がカウント中は接地さ
れ、カウントが行われない時には固定電圧に接続
され、各段において、ノアゲートはその第１の入
力端子がキヤリ入力端子に接続され、その第２の
入力端子が第１のクロツク信号により制御され、
その出力端子が第２の転送トランジスタのゲート
に結合され、カウント・アツプ出力端子が第３の
転送トランジスタの電流路を通つて第１のインバ
ータの入力端子に結合され、キヤリ出力端子はゲ
ートがカウント・ダウン出力端子に接続された第
４の転送トランジスタの電流路を通つて固定電圧
に接続され、第２のクロツク信号と第１のクロツ
ク信号の後縁が同期し、一方第２のクロツク信号
の前縁は第１のクロツク信号の前縁に対して少な
くとも第２のインバータの通過時間に等しい時間
ｔだけ遅延されていることを特徴とする。

【0007】 このカウンタでは転送トランジスタが
２個のアナログで順次制御されることによつて２
個のインバータの出力がクロツク毎に反転し、そ
の結果２個のクロツクパルス毎に１つの状態が得
られて２進カウントを行うことができる。

【0008】 〔実地例〕 以下添付図面を参照にこの発明を詳
細に説明する。

【0009】 本発明の理解を容易にするためにまず
原出願の発明について説明する。図３は原出願の
発明の１実施例の２段の装置の回路図を示してお
り、直列接続は破線で示されている。全部の部品
に符号が付されている図の左側の段は最小桁の段
であり、それは他の段と設計が変るものではない
が、外部接続に特徴があり、そのキヤリ入力端子
UEは接地されている。一方、他の段のキヤリ入
力端子はそれぞれ前段のキヤリ出力端子に接続さ
れている。

【0010】 図３において、各段はノアゲート
NG、複合ゲートKGおよび３個のインバータＩ
１，Ｉ２，Ｉ３、５個の転送トランジスタＴ１，
Ｔ２，Ｔ３，Ｔ４，Ｔ５、ならびにキヤリ転送ト
ランジスタUTより構成され、複合ゲートKGは
２個のアンド素子Ｕ１，Ｕ２と、その出力信号を
処理するノア素子Ｎを具備している。

【0011】 ノアゲートNGの第１の入力端子はキ
ヤリ入力端子UEに接続され、第２の入力端子は
停止線Ｓに接続されている。この同期２進カウン
タは２進信号レベルの正の方のレベルＨをこの停
止線Ｓに与えることによつて停止されることがで
きる。ノアゲートNGの出力端子は第２のクロツ
ク信号Ｆ２によつて制御される第５の転送トラン
ジスタＴ５の被制御電流路を通つて第１のインバ
ータＩ１の入力端子および複合ゲートKGのアン
ド素子Ｕ２の第２の入力端子に結合されている。

【0012】 この明細書において使用されている用
語「ゲート」と「論理素子」との間に相違がある
ことを注意しなければならない。ゲートはそれ自
身の負荷抵抗を有する絶縁ゲート電界効果トラン
ジスタ基本論理回路であると理解すべきであり、
これを示すために反転の発生を示すために一般に
使用される黒丸が論理記号の出力位置に書かれて
いる。反対に、「論理素子」はゲートの部品のみ
であり、特にそれ等自身の負荷抵抗を有していな
い。

【0013】 第１のインバータＩ１の出力は複合ゲ
ートKGの第１のアンド素子Ｕ１の第２の入力端
子に結合され、一方このアンド素子Ｕ１の第１の
入力端子は第３の転送トランジスタＴ３の電流路
を通つてカウント・アツプ出力端子VAに接続さ
れ、転送トランジスタＴ３は第２のクロツク信号
Ｆ２によつて制御される。同様に第２のアンド素
子Ｕ２の第１の入力端子は第２の転送トランジス
タＴ２の電流路を通つてカウント・ダウン出力端
子RAに接続され、転送トランジスタＴ２は第２
クロツク信号Ｆ２により制御される。

【0014】 複合ゲートKGの出力端子は第１のク
ロツク信号Ｆ１によつて制御される第１の転送ト
ランジスタＴ１の電流路を経由して第２のインバ
ータＩ２の入力端子に接続され、インバータＩ２
の出力は第３のインバータＩ３の入力端子に結合
されると共にカウント・アツプ出力VAを形成
し、さらにキヤリ入力端子UEとキヤリ出力端子
UA間に電流路が挿入されているキヤリ転送トラ
ンジスタUTのゲートに結合されている。第３の
インバータの出力はカウント・ダウン出力RAを
形成し、また第４の転送トランジスタＴ４のゲー
トに結合される。転送トランジスタＴ４はキヤリ
出力端子UAをその電流路を介して固定電圧Ｕの
端子に接続するためのものである。

【0015】 もしも図３に示す構成のカウンタがア
ツプ・カウンタとして動作されるのであれば、そ
のカウント・アツプ出力VAが使用されなければ
ならず、もしもダウン・カウンタとして動作され
るのであればカウント・ダウン出力RAが使用さ
れななければならない。通常のレシオ型２相回路
と同様に２個のクロツク信号Ｆ１，Ｆ２は重複し
ない図５に示すようなクロツク信号である。

【0016】 図３の実施例で正の論理が使用され、
回路がｎチヤンネルエンフアンスメントモードト
ランジスタによつて構成されているならば、カウ
ント過程は停止線ＳにＨレベルを与えることによ
つて停止させることができる。

【0017】 以下図５の波形図を参照にして図３の
装置の動作を説明する。なお、以下の説明におい
て説明を簡単にするために高信号レベルおよび低
信号レベルをそれぞれＨおよびＬと呼ぶことにす
る。

【0018】 まず、最初は停止線ＳのレベルはＨで
あるとする。まず図３で左側の第１段について検
討すると、停止線ＳのレベルがＨであるためにノ
アゲートNGの出力はＬである。図５で一番左の
クロツク信号Ｆ２がＨの状態では転送トランジス
タＴ５がオンであるからアンド素子Ｕ２の一方の
入力はＬである。また転送トランジスタＴ３を介
してアンド素子Ｕ１の入力に結合される信号もカ
ウント・アツプ出力VAがＬであるからＬであ
る。したがつてアンド素子Ｕ１，Ｕ２の出力はＬ
であり、ノア素子Ｎの出力もＬである。複合ゲー
トKGはその出力の黒丸で示されるようにその出
力が反転されるから複合ゲートKGの出力はＨで
ある。しかし転送トランジスタＴ１はオフである
からこの信号はインバータＩ２にはまだ結合され
ない。次にクロツク信号Ｆ１がＨでクロツク信号
Ｆ２がＬの状態になると、転送トランジスタＴ５
はオフになるがその出力の状態は依然としてＬで
変化しない。一方転送トランジスタＴ１がオンに
なるから複合ゲートKGの出力のＨはインバータ
Ｉ２に結合され、インバータＩ２で反転されてカ
ウント・アツプ出力VAをＬとする。次に再びク
ロツク信号Ｆ２がＨとなると転送トランジスタＴ
１はオフとなる。インバータＩ１，Ｉ２，Ｉ３は
その前段に配置された転送トランジスタがオフと
なつたときにはその状態が変化せず、入力信号が
印加されたときのみ状態を変化させるインバータ
であるから、転送トランジスタＴ１がオフとなつ
たときにはその前の状態の電位が保持されてＨの
ままであり、したがつてカウント・アツプ出力
VAはＬのままである。これが停止状態の定常状
態であり、停止状態ではカウント・アツプ出力
VAはＬである。

【0019】 この状態で時間t0で停止線ＳがＬにさ
れると、ノアゲートNGは両入力がＬとなるため
出力はＨとなる。しかしこの時クロツク信号Ｆ１
がＨでＦ２がＬであるから、転送トランジスタＴ
５はオフであり、その出力は依然としてＬであ
る。したがつてカウント・アツプ出力VAはＬの
ままである。（図５の波形図におけるVA０，VA
１はそれぞれ第１段と第２段、すなわち図３の左
側の段と右側の段のカウント・アツプ出力VAを
表わしている。）次に、時間t1においてクロツク
信号Ｆ２がＨとなるため転送トランジスタＴ５が
オンとなりノアゲートNGのＨはアンド素子Ｕ２
の入力に結合される。前記のようにカウント・ア
ツプ出力VAがＬであると、それはインバータＩ
３で反転されてカウント・ダウン出力RAではＨ
となり、それがクロツク信号Ｆ２によりオンにさ
れた転送トランジスタＴ２を介してアンド素子Ｕ
２の他方の入力に結合されるから、アンド素子Ｕ
２の出力はＨとなり、それがノア素子Ｎを介して
出力され、複合ゲートKGの出力において反転さ
れるために複合ゲートKGの出力はＬとなる。し
かしこの状態では転送トランジスタＴ１がオフで
あるため出力VAはＬのままである。次に時間t2
になると、クロツク信号Ｆ１がＨとなり転送トラ
ンジスタＴ１をオンとするから複合ゲートKGの
出力のＬがインバータＩ２に結合され、反転され
てカウント・アツプ出力VAをＨとする（図３の
VA０）。なおまた同時にRAはＬとなる。次に時
間t3では転送トランジスタＴ１がオフとなりイン
バータＩ２はその前の状態を保持するから、出力
VAはＨのままである。しかしこの時インバータ
Ｉ１の入力がＨとなつてその出力をＬとするため
アンド素子Ｕ１入力はＬとなる。またアンド素子
Ｕ２の入力の一つには転送トランジスタＴ２を介
して出力RAのＬが供給されるから、このアンド
素子Ｕ２の出力もＬとなる。したがつて複合ゲー
トKGの出力はＨとなつている。そのため次に時
間t4では転送トランジスタＴ１のオンによつてこ
のＨがインバータＩ２に結合され、反転されて出
力VAをＬとする。こようにして図３の左側の第
１段では停止線ＳがＬになるとクロツク信号Ｆ１
の二つ目パルス毎にVAHとなり、したがつて２
のカウントが行われる。

【0020】 次に第２段について検討すると、この
段では停止線ＳがＬとなつてもノアゲートNGの
出力はＨとはならない。それは転送トランジスタ
Ｔ４によつて電源からの固定電圧Ｕがその入力
UEに結合されているからである。しかしながら
時間t2において第１段のカウント・アツプ出力
VA（VA０）がＨとなると、カウント・ダウン出
力RAがＬとなり転送トランジスタＴ４オフにし
て固定電圧Ｕを遮断し、同時に出力VAのＨによ
つて転送トランジスタUTをオンさせてこのノア
ゲートの入力を接地点に接続する。したがつてこ
の状態で第１段の時間t0と同じ状態となる。した
がつて前に第１段について説明したようにして時
間t4においてその出力VA１がＨとなる。したが
つて、この段では前の段の２個のＨに対して１個
のＨが出力VAに生じることになる。以下同様に
して前の段の２個のＨレベル毎に１個のＨレベル
が出力されるため２進カウンタを構成することが
できる。

【0021】 上記の回路において使用されているＨ
レベルは全てトランジスタのゲート・ソースしき
い値電圧よりも低く、またトランジスタのゲー
ト・ソースしきい値電圧は固定電圧Ｕより低選定
されている。

【0022】 本発明は、このような多段に構成する
ことが容易な２進カウンタを一部修正してその特
徴を保持しながら、クロツク信号のＨ状態が長い
場合にも安定に動作させることができ、したがつ
て低い周波数においても動作させることのできる
ようにしたものである。図１はこの発明の１実施
例のカウンタの回路図を示す。この図でも再び同
期２進カウンタ２つの段が直列に接続されて示さ
れており、符号を付されている左側の段は最小桁
の段である。この回路では図３のような停止線Ｓ
は設けられておらず、左側の段におけるキヤリ入
力端子UEは図３の回路とは異なり、接地される
固定電圧Ｕを与えられるかの何れかであり、前者
の場合にはカウントが行われ、後者の場合にはカ
ウントは遮断または停止される。もちろん、この
切替は通常の電子的手段によつて行われる。

【0023】 また図１の回路のノアゲートNG′の出
力は図３の転送トランジスタＴ２に対応する転送
トランジスタＴ２′のゲートに供給され、カウン
ト・ダウン出力RAのフイードバツクを制御して
いる。

【0024】 図１に示す第２の実施例による段の回
路は図３に示した段の回路と異なつており、図３
における複合ゲートKGはもはや存在しない。そ
れ故図１における第１のインバータＩ１′は第１
のクロツク信号Ｆ１によつて制御される転送トラ
ンジスタＴ１′を通つて第２のインバータＩ２′の
入力端子へ結合されている。さらに、ノアゲート
NG′の第２の入力端子は図３のように停止線Ｓに
は接続されず（図１では停止線Ｓは存在しない）、
図３のクロツク信号Ｆ１′によつて制御される。
図３のものに対応する図１の各段の回路は図３の
ものと回路の個々の部品を区別し易くするために
符号にダツシユを付されている。すなわち図３と
図１における同じ符号でダツシユのないものとあ
るものは互に対応している。

【0025】 図１の実施例は、図５に示すような重
複しないクロツク信号ではなく、図４に示すよう
な後縁の一致したクロツク信号で動作させている
点で本質的に図３の実施例と相違する。クロツク
信号Ｆ１′とＦ２′とはその後縁が同期し、一方第
２のクロツク信号の前縁は少なくとも第２のイン
バータＩ２′の通過遅延時間に等しいい時間ｔだ
け第１のクロツク信号の前縁より遅延するように
オーバーラツプされる。このインバータの通過遅
延時間は半導体基体上のインバータ回路の設計に
依存し、特にインバータの出力によつて制御され
る段の入力キヤパシタンスによつて決定される。
図４に示すように２個のクロツク信号Ｆ１′，Ｆ
２′のオーバーラツプは例えば２個の直列接続さ
れたインバータ中の方形波信号を反転することに
よつて得ることができる。このようにして最小の
遅延ｔに関する限り一般に安全な側にあることが
できる。

【0026】 この図１の実施例のカウンタの動作は
図３のカウンタと類似しているが、以下簡単にそ
の動作について説明する。

【0027】 まず、最初のキヤリ入力端子UEが接
地されていないＨ状態にあるとすると、ノアゲー
トNG′の出力はＬであり、したがつて転送トラン
ジスタＴ２′はオフであり、カウント・ダウン出
力RAのフイードバツクは行われない。最初の状
態では第１のインバータＩ１′の入力はＬであり、
したがつてその出力はＨである。クロツクＦ１′
がＨとなり転送トランジスタＴ１′がオンになる
とそれが第２インバータＩ２′の入力へ結合され、
カウント・アツプ出力VAではそれが反転される
からＬとなる。この電位はクロツク信号Ｆ２′が
Ｈとなると転送トランジスタＴ３′を介して第１
のインバータＩ１′の入力に供給されるから、第
１のインバータＩ１′の入力は定常的にＬとなり、
カウント・アツプ出力VAはＬ、それがインバー
タＩ３′による反転されたカウント・ダウン出力
RAはＨの状態が維持される。

【0028】 次にカウントを開始するためにキヤリ
入力端子UEを接地すると、クロツク信号Ｆ１′が
Ｌである期間ノアゲートNG′の出力はＨとなり、
転送トランジスタＴ２′を導通させる。前記のよ
うにカウント・ダウン出力RAはこの時Ｈである
から、これによつて第１のインバータＩ１′の入
力はＨとなり、その出力はＬとなる。この状態で
クロツク信号Ｆ１′の第１のパルスが来てＨとな
るとこの第１のインバータＩ１′の出力のＬが第
２のインバータＩ２′の入力に与えられ、その出
力であるカウント・アツプ出力VAはＨに変化す
る。次に時間ｔ後第２のクロツク信号Ｆ２′がＨ
となり、この時間ｔは第２のインバータの通過遅
延時間に等しいから、VAがＨの状態とされた後
にクロツク信号Ｆ２′によつて転送トランジスタ
Ｔ３′が導通し、第１のインバータＩ１′の入力を
Ｈとし、VAがＨ、RAがＬの状態が設定される。

【0029】 クロツク信号Ｆ２′をクロツク信号Ｆ
１′より時間ｔだけ遅延させる理由は、前記のよ
うに第１のインバータＩ１′の入力がＨとなり、
その出力がＬとなり、転送トランジスタＴ１′が
クロツク信号Ｆ１′によつてオンになり第２のイ
ンバータＩ２′に供給され、その出力であるカウ
ント・アツプ出力VAをＨに変化させる時間は第
２のインバータＩ２′における遅延によつてクロ
ツク信号Ｆ１′のＨレベルの立上りよりも若干遅
れる。したがつてクロツク信号Ｆ１′，Ｆ２′のＨ
レベルの立上り時間が同じであればカウント・ア
ツプ出力VAがＨに変化する前にそのＬレベルを
第３の転送トランジスタＴ３′によつて第１のイ
ンバータＩ１′の入力に供給し、Ｈとなつたもの
を再びＬにする可能性がある。したがつてこのよ
うな現象を除去するためにクロツク信号Ｆ２′を
クロツク信号Ｆ１′より第２のインバータの通過
遅延時間に等しい時間ｔだけ遅延させる必要があ
る。

【0030】 クロツク信号Ｆ１′，Ｆ２′のＨ状態が
終り、Ｌ状態となると再び第２の転送トランジス
タＴ２′が導通するが、このときカウント・ダウ
ン出力RAはＬとして第１のインバータＩ１′の
入力に結合され、その出力をＨとする。このＨは
次にクロツク信号Ｆ１′の２番目のＨパルスによ
つて転送トランジスタＴ１′を介して第２のイン
バータＩ２′に結合されるから２番目のパルスに
よつてカウント・アツプ出力VAはＬ、カウン
ト・ダウン出力RAはＨとなる。次にクロツク信
号Ｆ１′の２番目のパルスが終つて再びＬ状態と
なれば再び転送トランジスタＴ２′によりRAの
Ｈが第１のインバータＩ１′の入力へ結合されて
１番目のパルスと同じ過程が第３番目のクロツク
信号パルスに対して行われる。このようにして２
個のクロツク信号でＨ（またはＬ）状態が反復さ
れるから図３のカウンタと同様に２のカウントを
行うことができる。第２段以降については転送ト
ランジスタＴ４′，UT′が図３の転送トランジス
タＴ４，UTと全く同様の動作を行う。したがつ
て、これにより図３のカウンタタと同様に２進カ
ウンタとして動作させることができる。

【0031】 この実施例においてはカウント・アツ
プ出力VAを使用することによつてアツプ・カウ
ントとして、またカウント・ダウン出力RAを使
用することによつてダウン・カウンタとして同期
２進カウンタを動作させることが原理的に可能で
あるけれども、或る種の応用においては順方向と
逆方向とのカウントの切替ができるようにするこ
とが必要となる。もちろんこれは全てのカウン
ト・アツプおよびダウン入力端子に対して切替装
置を設けることによつて実行可能である。しかし
ながらカウンタが多数の段を有する場合には、こ
れは経済的に実現が困難である。それ故図２の実
施例では順方向から逆方向へ図１のカウンタの計
数方向の切替を行う別の手段を示している。

【0032】 この図２のゲートのカウンタは順方向
と逆方向の切替を行うため、順方向と逆方向のキ
ヤリ入力端子UEとREを備え、そのため図１のカ
ウンタにおけるノアゲートNG′のキヤリ入力UE
と接続される入力部分にキヤリ入力UEと追加の
キヤリ入力REにそれぞれ接続された入力を有す
るアンド素子Ｕ１′を備えたノアゲート素子
NG″が使用されている。この実施例の装置はさ
らに追加のキヤリ転送トランジスタRTを具備
し、カウント・ダウン出力RAによつて制御され
るRTの電流路は追加のキヤリ入力端子REと追
加のキヤリ出力端子RA′との間に挿入されてい
る。

【0033】 図２の実施例において最小桁段のキヤ
リ入力端子UEは第５の転送トランジスタＴ５′の
電流路を経由して接地され、またアツプ制御信号
Ｖによつて制御される第６の転送トランジスタＴ
６の電流路を経由して固定電圧Ｕの電源に接続さ
れている。この制御信号Ｖはまた第５の転送トラ
ンジスタＴ５′のゲートにその出力が結合されて
いる第４のインバータＩ４の入力端子にも供給さ
れる。

【0034】 同様に追加の入力端子REは第７の転
送トランジスタＴ７の電流路を経て接地され、ま
た第８の転送トランジスタＴ８を経由して固定電
圧Ｕの電源に接続されている。ダウン制御信号Ｒ
はこの転送トランジスタＴ８のゲートおよび第５
のインバータＩ５の入力端子に与えられ、インバ
ータＩ５の出力は第７の転送トランジスタＴ７の
ゲートに結合されている。

【0035】 このような構成により制御信号Ｖ，Ｒ
がＨであれば転送トランジスタＴ６，Ｔ８は導通
してキヤリ入力UE，REをＨとするからアンド素
子Ｕ１′の出力はＨであり、したがつてノアゲー
トNG″の出力はＬとなり、図１のカウンタのキ
ヤリ入力UEがＨの場合と同様にカウント動作は
行われない。

【0036】 制御信号Ｖ，Ｒの一方、例えばＶがＬ
となると、転送トランジスタＴ６はオフとなり、
キヤリ入力UEへの電位Ｕの供給は停止され、ま
たこの信号はインバータＩ４で反転されて第５の
転送トランジスタＴ５′のゲートをＨとするため
このトランジスタＴ５′が導通し、キヤリ入力UE
は接地される。したがつて、アンド素子Ｕ１′の
出力はＬとなり、クロツク信号Ｆ１′のＬである
期間にノアゲートNG″の出力はＨとなり、第２
の転送トランジスタＴ２′を導通させて、図１に
ついて説明したようにカウント・ダウン出力RA
のＨを第１のインバータＩ１′の入力に与えてカ
ウントが開始される。その後の動作は図１のカウ
ンタと同様であるから、カウント動作についての
説明は省略する。

【0037】 追加のキヤリ出力端子RA′はカウン
ト・アツプ出力VAによつて制御される第９の転
送トランジスタＴ９の電流路を経て固定電圧Ｕの
電源に接続されている。カウントの適切な方向を
選択するために、関係する制御信号Ｖ，Ｒは２個
の２進信号レベルのうち負の方のレベルＬである
とする。

【0038】 最小桁の段に追加のインバータＩ４，
Ｉ５および追加の転送トランジスタＴ５′，Ｔ６，
Ｔ７，Ｔ８を使用し、各段中に追加の転送トラン
ジスタRT，Ｔ９を設けることによつて、図２の
実施例はカウント・アツプまたはカウント・ダウ
ン出力VA，RAの切替が前述のように行われる
場合よりもずつと簡単に順方向または逆方向カウ
ントの切替を行うことができる。図２の実施例に
おいて２個の出力VA，RAの端子の一方は省略
することができる。何故ならば「アツプ」モード
および「ダウン」モードの両者中において信号は
カウント・アツプ出力VAの端子或は相補形態で
はカウント・ダウン出力RAの端子RAから取り
出すことができるからである。

【0039】 図１および図２に示す実施例の利点の
１つはクロツク信号Ｆ１′，Ｆ２′のＨ状態を任意
に長くすることができ、それ故周波数の低い信号
であつてもカウントすることができることであ
る。さらに図１および図２の実施例のものはカウ
ントすべき信号の微分の必要をなくしたことおよ
び普通の同期カウンタで必要である信号をカウン
タのクロツク信号の高い周波数に同期させること
の必要をなくしたことである。これ等の装置にお
いてもまた全てのＨレベルは固定電圧Ｕより低い
ゲート・ソースしきい値電圧の値より大きくな
い。

【0040】 以上説明した可逆カウンタはデジタル
積分器において特にマイクロ秒のオーダーの時定
数が10MHzのオーダーの非常に高い周波数のクロ
ツク信号Ｆ１，Ｆ２において実現されるべき場合
には有利に使用できる。各段の停止入力端子を適
当に結線することによつてそのような積分器の積
分時定数は変化されることができ、例えば高速の
順カウントおよび低速の逆カウントに対する変化
ができる。

【0041】 この発明による同期２進カウンタはｐ
チヤンネルおよびｎチヤンネルエンフアンスメン
トモードトランジスタの何れによつても構成する
ことができる。後者の場合には負荷装置としてデ
プレシヨンモードトランジスタを使用すると特に
有利である。何故ならばその場合にはＨレベルは
トランジスタのしきい値電圧の値だけ固定電圧Ｕ
より低いからである。

【0042】 この発明による回路はまた相補型電界
効果トランジスタすなわち、いわゆるCMOS技
術を利用して実現することが可能である。その場
合には転送トランジスタはCMOS転送ゲートに
よつて置換されなければならない。

【図面の簡単な説明】

〔図１〕この発明の第１の実施例の部分的な概略
回路図。

【図２】この発明の第２の実施例の部分的な概略
回路図。

【図３】原出願の発明の概略回路図。

【図４】図１および図２の実施例に使用するクロ
ツク信号の波形図。

【図５】図３の装置で使用するクロツク信号およ
び各部分における信号の波形図。

【符号の説明】

NC……ノアゲート、KG……複合ゲート、Ｕ１，
Ｕ２……アンド素子、Ｉ１，Ｉ２，Ｉ３，Ｉ４…
…インバータ、Ｔ１〜Ｔ８……転送トランジス
タ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 絶縁ゲート電界効果トランジスタ
   で構成され、２個のクロツク信号Ｆ１′，Ｆ２′で
   動作され、第１、第２および第３のインバータＩ
   １′，Ｉ２′，Ｉ３′と、第１、第２、第３および
   第４の転送トランジスタＴ１′〜Ｔ４′とキヤリ転
   送トランジスタUTとを具備する同一設計のレシ
   オ型の段を有するダイナミツク同期２進カウンタ
   であつて、 各段において、第２および第３のインバータＩ
   ２′，Ｉ３′は直接直列に接続され、その接続点が
   カウント・アツプ出力端子VAであり、第３のイ
   ンバータＩ３′の出力端子がカウント・ダウン出
   力端子RAであり、 カウント・アツプ出力端子VAはキヤリ転送トラ
   ンジスタUT′のゲートに結合され、 第１のインバータＩ１′の出力端子が第１のクロ
   ツク信号Ｆ１′により制御される第１の転送トラ
   ンジスタＴ１′の電流路を通つて第２のインバー
   タＩ２′の入力端子に結合され、第１のインバー
   タＩ１′の入力端子は第２の転送トランジスタＴ
   ２′の電流路を通つてカウント・ダウン出力端子
   RAに接続され、 第３の転送トランジスタＴ３′は第２のクロツク
   信号Ｆ２′により制御され、 キヤリ転送トランジスタUT′の電流路はキヤリ入
   力端子UEとキヤリ出力端子UAとの間に接続さ
   れ、 最小桁の段のキヤリ入力端子UEがカウント中は
   接地され、カウントが行われない時には固定電圧
   Ｕに接続され、 各段において、ノアゲートNG′はその第１の入力
   端子がキヤリ入力端子UEに接続され、その第２
   の入力端子が第１のクロツク信号Ｆ１′により制
   御され、その出力端子が第２の転送トランジスタ
   Ｔ２′のゲートに結合され、 カウント・アツプ出力端子VAが第３の転送トラ
   ンジスタＴ３′の電流路を通つて第１のインバー
   タＩ１′の入力端子に結合され、 キヤリ出力端子UAはゲートがカウント・ダウン
   出力端子RAに接続された第４の転送トランジス
   タＴ４′の電流路を通つて固定電圧Ｕに接続され、 第２のクロツク信号Ｆ２′と第１のクロツク信号
   Ｆ１′の後縁が同期し、一方第２のクロツク信号
   Ｆ２′の前縁は第１のクロツク信号Ｆ１′の前縁に
   対して少なくとも第２のインバータＩ２′の通過
   時間に等しい時間ｔだけ遅延されていることを特
   徴とする同期２進カウンタ。
2. 【請求項２】 ノアゲートNG″がその第１の入
   力端子に関連するアンド素子Ｕ１′を具備し、 逆方向カウントのためのキヤリ転送トランジスタ
   RTが設けられてカウント・ダウン出力端子RA
   の出力によつて制御され、そキヤリ転送トランジ
   スタRTの電流路は追加のキヤリ入力端子REと
   追加のキヤリ出力端子RA′との間に挿入され、ア
   ンド素子Ｕ１′の第１の入力端子はキヤリ入力端
   子UEに接続され、その第２の入力端子は追加の
   キヤリ入力端子REに接続され、 最小桁の段のキヤリ入力端子UEは第５の転送ト
   ランジスタＴ５′の電流路を通つて接地点に結合
   され、かつ第６の転送トランジスタＴ６の電流路
   を通つて固定電圧Ｕに接続され、第５の転送トラ
   ンジスタＴ５′のゲートは第４のインバータＩ４
   の出力により制御され、その第４のインバータＩ
   ４の入力端子は第６の転送トランジスタＴ６のゲ
   ートと共にアツプ制御信号Ｖを供給され、 最小桁の段の第２のキヤリ入力端子REは第７の
   転送トランジスタＴ７の電流路を通して接地され
   ると共に第８の転送トランジスタＴ８の電流路を
   通つて固定電圧Ｕに接続され、第７の転送トラン
   ジスタＴ７のゲートは第５のインバータＩ５の出
   力により制御され、第５のインバータＩ５の入力
   端子は第８の転送トランジスタＴ８のゲートと共
   にダウン制御信号Ｒを供給され、 追加のキヤリ出力端子RA′はカウント・アツプ出
   力VAにより制御される第９の転送トランジスタ
   Ｔ９の電流路を通して固定電圧Ｕに接続されてい
   ることを特徴とする請求項１記載の同期２進カウ
   ンタ。
3. 【請求項３】 全てのトランジスタがｎチヤンネ
   ルエンフアンスメントモードトランジスタであ
   り、インバータおよびゲートの負荷がｎチヤンネ
   ルデプレシヨンモードトランジスタである請求項
   １または２記載の同期２進カウンタ。