JPH057153A - 同一設計の段を具備するダイナミツク同期２進カウンタ - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、段数に制限がなく、低い周波数に
おいても動作することのできるダイナミック同期２進カ
ウンタを得ることを目的とする。 【構成】 絶縁ゲート電界効果トランジスタで構成さ
れ、２個のクロック信号Ｆ１' ，Ｆ２' で動作され、第
１インバータＩ１' と第１の転送トランジスタＴ１' と
第２および第３のインバータＩ２' ，Ｉ３' との直列接
続と、第１インバータＩ１' の入力端子とカウント・ア
ップ出力およびカウント・ダウン出力との間に接続され
た第２、第３の転送トランジスタＴ２' ，Ｔ３' と、第
４の転送トランジスタＴ４' と、キャリ転送トランジス
タＵＴと、第１の入力端子がキャリ入力端子ＵＥに接続
され、第２の入力端子が第１のクロック信号Ｆ１' によ
り制御され、出力端子が第２の転送トランジスタＴ２'
のゲートに結合されノアゲートＮＧ' とを備えているこ
とを特徴としている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、絶縁ゲート電界効果
トランジスタで構成され、２個のクロック信号によって
動作する同一設計のレシオ型の段を有するダイナミック
同期２進カウンタに関するものである。

【０００２】

【従来の技術】そのような装置の特徴については西ドイ
ツ公開特許公報DE2846957A1 号第２図に記載されてい
る。そこに特に示されてはいないが、そこで使用される
クロック信号は例えば雑誌「The Electronic Engineer
」1970年３月号56〜61頁に示されているように絶縁ゲ
ート電界効果トランジスタで構成されたレシオ型２相設
計の集積回路の周知のオーバーラップしないクロック信
号である。

【０００３】

【発明が解決しようとする課題】上述の公報に記載され
た従来技術の装置においては２個のクロック信号は最小
桁の段だけで使用され、一方後続の各段においては第１
のクロック信号はキャリ転送トランジスタの出力信号で
ある。したがって、段の数が増加するに従って各段を制
御する第２のクロック信号の周波数は２のべき数に応じ
て減少する。この結果ダイナミック動作のために必要な
最小クロック信号周波数によって可能な全体の段数が制
限される。本発明者は現在の技術状態においては既知の
装置によって構成する場合には約８段の同期２進カウン
タが限度であると考える。

【０００４】この発明はこのような欠点を除去しようと
するものである。この発明の目的は、可能な段数につい
ての制限のないダイナミック同期２進カウンタを提供す
ることである。

【０００５】この発明の原出願の発明（特願昭５７−９
７９０３号）の発明は、このような段数に制限のないダ
イナミック同期２進カウンタを提供するものであるが、
本発明は、そのような段数に制限のないダイナミック同
期２進カウンタで、さらに低い周波数の信号でもカウン
トできるような構成のこのダイナミック同期２進カウン
タを提供することを目的としている。

【０００６】

【課題を解決するための手段】この目的は、本発明のダ
イナミック同期２進カウンタによって達成される。本発
明のダイナミック同期２進カウンタは、絶縁ゲート電界
効果トランジスタで構成され、２個のクロック信号で動
作され、第１、第２および第３のインバータと、第１、
第２、第３および第４の転送トランジスタとキャリ転送
トランジスタとを具備する同一設計のレシオ型の段を有
するダイナミック同期２進カウンタであって、各段にお
いて、第２および第３のインバータは直接直列に接続さ
れ、その接続点がカウント・アップ出力端子であり、第
３のインバータの出力端子がカウント・ダウン出力端子
であり、カウント・アップ出力端子はキャリ転送トラン
ジスタのゲートに結合され、第１のインバータの出力端
子が第１のクロック信号により制御される第１の転送ト
ランジスタの電流路を通って第２のインバータの入力端
子に結合され、第１のインバータの入力端子は第２の転
送トランジスタの電流路を通ってカウント・ダウン出力
端子に接続され、第３の転送トランジスタは第２のクロ
ック信号により制御され、キャリ転送トランジスタの電
流路はキャリ入力端子とキャリ出力端子との間に接続さ
れ、最小桁の段のキャリ入力端子がカウント中は接地さ
れ、カウントが行われない時には固定電圧に接続され、
各段において、ノアゲートはその第１の入力端子がキャ
リ入力端子に接続され、その第２の入力端子が第１のク
ロック信号により制御され、その出力端子が第２の転送
トランジスタのゲートに結合され、カウント・アップ出
力端子が第３の転送トランジスタの電流路を通って第１
のインバータの入力端子に結合され、キャリ出力端子は
ゲートがカウント・ダウン出力端子に接続された第４の
転送トランジスタの電流路を通って固定電圧に接続さ
れ、第２のクロック信号と第１のクロック信号の後縁が
同期し、一方第２のクロック信号の前縁は第１のクロッ
ク信号の前縁に対して少なくとも第２のインバータの通
過時間に等しい時間ｔだけ遅延されていることを特徴と
する。

【０００７】このカウンタでは転送トランジスタが２個
のクロック信号で順次制御されることによって２個のイ
ンバータの出力がクロック毎に反転し、その結果２個の
クロックパルス毎に１つの状態が得られて２進カウント
を行うことができる。

【０００８】

【実施例】以下添付図面を参照にこの発明を詳細に説明
する。

【０００９】本発明の理解を容易にするためにまず原出
願の発明について説明する。図３は原出願の発明の１実
施例の２段の装置の回路図を示しており、直列接続は破
線で示されている。全部の部品に符号が付されている図
の左側の段は最小桁の段であり、それは他の段と設計が
変るものではないが、外部接続に特徴があり、そのキャ
リ入力端子ＵＥは接地されている。一方、他の段のキャ
リ入力端子はそれぞれ前段のキャリ出力端子に接続され
ている。

【００１０】図３において、各段はノアゲートＮＧ、複
合ゲートＫＧおよび３個のインバータＩ１，Ｉ２，Ｉ
３、５個の転送トランジスタＴ１，Ｔ２，Ｔ３，Ｔ４，
Ｔ５、ならびにキャリ転送トランジスタＵＴより構成さ
れ、複合ゲートＫＧは２個のアンド素子Ｕ１，Ｕ２と、
その出力信号を処理するノア素子Ｎを具備している。

【００１１】ノアゲートＮＧの第１の入力端子はキャリ
入力端子ＵＥに接続され、第２の入力端子は停止線Ｓに
接続されている。この同期２進カウンタは２進信号レベ
ルの正の方のレベルＨをこの停止線Ｓに与えることによ
って停止されることができる。ノアゲートＮＧの出力端
子は第２のクロック信号Ｆ２によって制御される第５の
転送トランジスタＴ５の被制御電流路を通って第１のイ
ンバータＩ１の入力端子および複合ゲートＫＧのアンド
素子Ｕ２の第２の入力端子に結合されている。

【００１２】この明細書において使用されている用語
「ゲート」と「論理素子」との間に相違があることを注
意しなければならない。ゲートはそれ自身の負荷抵抗を
有する絶縁ゲート電界効果トランジスタ基本論理回路で
あると理解すべきであり、これを示すために反転の発生
を示すために一般に使用される黒丸が論理記号の出力位
置に書かれている。反対に、「論理素子」はゲートの部
品のみであり、特にそれ等自身の負荷抵抗を有していな
い。

【００１３】第１のインバータＩ１の出力は複合ゲート
ＫＧの第１のアンド素子Ｕ１の第２の入力端子に結合さ
れ、一方このアンド素子Ｕ１の第１の入力端子は第３の
転送トランジスタＴ３の電流路を通ってカウント・アッ
プ出力端子ＶＡに接続され、転送トランジスタＴ３は第
２のクロック信号Ｆ２によって制御される。同様に第２
のアンド素子Ｕ２の第１の入力端子は第２の転送トラン
ジスタＴ２の電流路を通ってカウント・ダウン出力端子
ＲＡに接続され、転送トランジスタＴ２は第２のクロッ
ク信号Ｆ２により制御される。

【００１４】複合ゲートＫＧの出力端子は第１のクロッ
ク信号Ｆ１によって制御される第１の転送トランジスタ
Ｔ１の電流路を経由して第２のインバータＩ２の入力端
子に接続され、インバータＩ２の出力は第３のインバー
タＩ３の入力端子に結合されると共にカウント・アップ
出力ＶＡを形成し、さらにキャリ入力端子ＵＥとキャリ
出力端子ＵＡ間に電流路が挿入されているキャリ転送ト
ランジスタＵＴのゲートに結合されている。第３のイン
バータの出力はカウント・ダウン出力ＲＡを形成し、ま
た第４の転送トランジスタＴ４のゲートに結合される。
転送トランジスタＴ４はキャリ出力端子ＵＡをその電流
路を介して固定電圧Ｕの端子に接続するためのものであ
る。

【００１５】もしも図３に示す構成のカウンタがアップ
・カウンタとして動作されるのであれば、そのカウント
・アップ出力ＶＡが使用されなければならず、もしもダ
ウン・カウンタとして動作されるのであればカウント・
ダウン出力ＲＡが使用されなければならない。通常のレ
シオ型２相回路と同様に２個のクロック信号Ｆ１，Ｆ２
は重複しない図５に示すようなクロック信号である。

【００１６】図３の実施例で正の論理が使用され、回路
がｎチャンネルエンファンスメントモードトランジスタ
によって構成されているならば、カウント過程は停止線
ＳにＨレベルを与えることによって停止させることがで
きる。

【００１７】以下図５の波形図を参照にして図３の装置
の動作を説明する。なお、以下の説明において説明を簡
単にするために高信号レベルおよび低信号レベルをそれ
ぞれＨおよびＬと呼ぶことにする。

【００１８】まず、最初は停止線ＳのレベルはＨである
とする。まず図３で左側の第１段について検討すると、
停止線ＳのレベルがＨであるためにノアゲートＮＧの出
力はＬである。図５で一番左のクロック信号Ｆ２がＨの
状態では転送トランジスタＴ５がオンであるからアンド
素子Ｕ２の一方の入力はＬである。また転送トランジス
タＴ３を介してアンド素子Ｕ１の入力に結合される信号
もカウント・アップ出力ＶＡがＬであるからＬである。
したがってアンド素子Ｕ１，Ｕ２の出力はＬであり、ノ
ア素子Ｎの出力もＬである。複合ゲートＫＧはその出力
の黒丸で示されるようにその出力が反転されるから複合
ゲートＫＧの出力はＨである。しかし転送トランジスタ
Ｔ１はオフであるからこの信号はインバータＩ２にはま
だ結合されない。次にクロック信号Ｆ１がＨでクロック
信号Ｆ２がＬの状態になると、転送トランジスタＴ５は
オフになるがその出力の状態は依然としてＬで変化しな
い。一方転送トランジスタＴ１がオンになるから複合ゲ
ートＫＧの出力のＨはインバータＩ２に結合され、イン
バータＩ２で反転されてカウント・アップ出力ＶＡをＬ
とする。次に再びクロック信号Ｆ２がＨとなると転送ト
ランジスタＴ１はオフとなる。インバータＩ１，Ｉ２，
Ｉ３はその前段に配置された転送トランジスタがオフと
なったときにはその状態が変化せず、入力信号が印加さ
れたときのみ状態を変化させるインバータであるから、
転送トランジスタＴ１がオフとなったときにはその前の
状態の電位が保持されてＨのままであり、したがってカ
ウント・アップ出力ＶＡはＬのままである。これが停止
状態の定常状態であり、停止状態ではカウント・アップ
出力ＶＡはＬである。

【００１９】この状態で時間ｔ0 で停止線ＳがＬにされ
ると、ノアゲートＮＧは両入力がＬとなるため出力はＨ
となる。しかしこの時クロック信号Ｆ１がＨでＦ２がＬ
であるから、転送トランジスタＴ５はオフであり、その
出力は依然としてＬである。したがってカウント・アッ
プ出力ＶＡはＬのままである。（図５の波形図における
ＶＡ０，ＶＡ１はそれぞれ第１段と第２段、すなわち図
３の左側の段と右側の段のカウント・アップ出力ＶＡを
表わしている。）次に、時間ｔ1 においてクロック信号
Ｆ２がＨとなるため転送トランジスタＴ５がオンとなり
ノアゲートＮＧのＨはアンド素子Ｕ２の入力に結合され
る。前記のようにカウント・アップ出力ＶＡがＬである
と、それはインバータＩ３で反転されてカウント・ダウ
ン出力ＲＡではＨとなり、それがクロック信号Ｆ２によ
りオンにされた転送トランジスタＴ２を介してアンド素
子Ｕ２の他方の入力に結合されるから、アンド素子Ｕ２
の出力はＨとなり、それがノア素子Ｎを介して出力さ
れ、複合ゲートＫＧの出力において反転されるために複
合ゲートＫＧの出力はＬとなる。しかしこの状態では転
送トランジスタＴ１がオフであるため出力ＶＡはＬのま
まである。次に時間ｔ2 になると、クロック信号Ｆ１が
Ｈとなり転送トランジスタＴ１をオンとするから複合ゲ
ートＫＧの出力のＬがインバータＩ２に結合され、反転
されてカウント・アップ出力ＶＡをＨとする（図３のＶ
Ａ０）。なおまた同時にＲＡはＬとなる。次に時間ｔ3
では転送トランジスタＴ１がオフとなりインバータＩ２
はその前の状態を保持するから、出力ＶＡはＨのままで
ある。しかしこの時インバータＩ１の入力がＨとなって
その出力をＬとするためアンド素子Ｕ１の入力はＬとな
る。またアンド素子Ｕ２の入力の一つには転送トランジ
スタＴ２を介して出力ＲＡのＬが供給されるから、この
アンド素子Ｕ２の出力もＬとなる。したがって複合ゲー
トＫＧの出力はＨとなっている。そのため次に時間ｔ4
では転送トランジスタＴ１のオンによってこのＨがイン
バータＩ２に結合され、反転されて出力ＶＡをＬとす
る。このようにして図３の左側の第１段では停止線Ｓが
Ｌになるとクロック信号Ｆ１の二つ目のパルス毎にＶＡ
がＨとなり、したがって２のカウントが行われる。

【００２０】次に第２段について検討すると、この段で
は停止線ＳがＬとなってもノアゲートＮＧの出力はＨと
はならない。それは転送トランジスタＴ４によって電源
からの固定電圧Ｕがその入力ＵＥに結合されているから
である。しかしながら時間ｔ2 において第１段のカウン
ト・アップ出力ＶＡ（ＶＡ０）がＨとなると、カウント
・ダウン出力ＲＡがＬとなり転送トランジスタＴ４をオ
フにして固定電圧Ｕを遮断し、同時に出力ＶＡのＨによ
って転送トランジスタＵＴをオンさせてこのノアゲート
の入力を接地点に接続する。したがってこの状態で第１
段の時間ｔ0 と同じ状態となる。したがって前に第１段
について説明したようにして時間ｔ4 においてその出力
ＶＡ１がＨとなる。したがって、この段では前の段の２
個のＨに対して１個のＨが出力ＶＡに生じることにな
る。以下同様にして前の段の２個のＨレベル毎に１個の
Ｈレベルが出力されるため２進カウンタを構成すること
ができる。

【００２１】上記の回路において使用されているＨレベ
ルは全てトランジスタのゲート・ソースしきい値電圧よ
りも低く、またトランジスタのゲート・ソースしきい値
電圧は固定電圧Ｕより低く選定されている。

【００２２】本発明は、このような多段に構成すること
が容易な２進カウンタを一部修正してその特徴を保持し
ながら、クロック信号のＨ状態が長い場合にも安定に動
作させることができ、したがって低い周波数においても
動作させることのできるようにしたものである。図１は
この発明の１実施例のカウンタの回路図を示す。この図
でも再び同期２進カウンタの２つの段が直列に接続され
て示されており、符号を付されている左側の段は最小桁
の段である。この回路では図３のような停止線Ｓは設け
られておらず、左側の段におけるキャリ入力端子ＵＥは
図３の回路とは異なり、接地されるか固定電圧Ｕを与え
られるかの何れかであり、前者の場合にはカウントが行
われ、後者の場合にはカウントは遮断または停止され
る。もちろん、この切替は通常の電子的手段によって行
われる。

【００２３】また図１の回路のノアゲートＮＧ' の出力
は図３の転送トランジスタＴ２に対応する転送トランジ
スタＴ２' のゲートに供給され、カウント・ダウン出力
ＲＡのフィードバックを制御している。

【００２４】図１に示す第２の実施例による段の回路は
図３に示した段の回路と異なっており、図３における複
合ゲートＫＧはもはや存在しない。それ故図１における
第１のインバータＩ１' は第１のクロック信号Ｆ１によ
って制御される転送トランジスタＴ１' を通って第２の
インバータＩ２' の入力端子へ結合されている。さら
に、ノアゲートＮＧ' の第２の入力端子は図３のように
停止線Ｓには接続されず（図１では停止線Ｓは存在しな
い）、図３のクロック信号Ｆ１' によって制御される。
図３のものに対応する図１の各段の回路は図３のものと
回路の個々の部品を区別し易くするために符号にダッシ
ュを付されている。すなわち図３と図１における同じ符
号でダッシュのないものとあるものは互に対応してい
る。

【００２５】図１の実施例は、図５に示すような重複し
ないクロック信号ではなく、図４に示すような後縁の一
致したクロック信号で動作させている点で本質的に図３
の実施例と相違する。クロック信号Ｆ１' とＦ２' とは
その後縁が同期し、一方第２のクロック信号の前縁は少
なくとも第２のインバータＩ２' の通過遅延時間に等し
い時間ｔだけ第１のクロック信号の前縁より遅延するよ
うにオーバーラップされる。このインバータの通過遅延
時間は半導体基体上のインバータ回路の設計に依存し、
特にインバータの出力によって制御される段の入力キャ
パシタンスによって決定される。図４に示すように２個
のクロック信号Ｆ１' ，Ｆ２' のオーバーラップは例え
ば２個の直列接続されたインバータ中の方形波信号を反
転することによって得ることができる。このようにして
最小の遅延ｔに関する限り一般に安全な側にあることが
できる。

【００２６】この図１の実施例のカウンタの動作は図３
のカウンタと類似しているが、以下簡単にその動作につ
いて説明する。

【００２７】まず、最初のキャリ入力端子ＵＥが接地さ
れていないＨ状態にあるとすると、ノアゲートＮＧ' の
出力はＬであり、したがって転送トランジスタＴ２' は
オフであり、カウント・ダウン出力ＲＡのフィードバッ
クは行われない。最初の状態では第１のインバータＩ
１' の入力はＬであり、したがってその出力はＨであ
る。クロックＦ１' がＨとなり転送トランジスタＴ１'
がオンになるとそれが第２のインバータＩ２' の入力へ
結合され、カウント・アップ出力ＶＡではそれが反転さ
れるからＬとなる。この電位はクロック信号Ｆ２' がＨ
となると転送トランジスタＴ３' を介して第１のインバ
ータＩ１' の入力に供給されるから、第１のインバータ
Ｉ１' の入力は定常的にＬとなり、カウント・アップ出
力ＶＡはＬ、それがインバータＩ３' により反転された
カウント・ダウン出力ＲＡはＨの状態が維持される。

【００２８】次にカウントを開始するためにキャリ入力
端子ＵＥを接地すると、クロック信号Ｆ１' がＬである
期間ノアゲートＮＧ' の出力はＨとなり、転送トランジ
スタＴ２' を導通させる。前記のようにカウント・ダウ
ン出力ＲＡはこの時Ｈであるから、これによって第１の
インバータＩ１' の入力はＨとなり、その出力はＬとな
る。この状態でクロック信号Ｆ１' の第１のパルスが来
てＨとなるとこの第１のインバータＩ１' の出力のＬが
第２のインバータＩ２' の入力に与えられ、その出力で
あるカウント・アップ出力ＶＡはＨに変化する。次に時
間ｔ後第２のクロック信号Ｆ２' がＨとなり、この時間
ｔは第２のインバータの通過遅延時間に等しいから、Ｖ
ＡがＨの状態とされた後にクロック信号Ｆ２' によって
転送トランジスタＴ３' が導通し、第１のインバータＩ
１' の入力をＨとし、ＶＡがＨ、ＲＡがＬの状態が設定
される。

【００２９】クロック信号Ｆ２' をクロック信号Ｆ１'
より時間ｔだけ遅延させる理由は、前記のように第１の
インバータＩ１' の入力がＨとなり、その出力がＬとな
り、転送トランジスタＴ１' がクロック信号Ｆ１' によ
ってオンになり第２のインバータＩ２' に供給され、そ
の出力であるカウント・アップ出力ＶＡをＨに変化させ
る時間は第２のインバータＩ２' における遅延によって
クロック信号Ｆ１' のＨレベルの立上りよりも若干遅れ
る。したがってクロック信号Ｆ１' ，Ｆ２' のＨレベル
の立上り時間が同じであればカウント・アップ出力ＶＡ
がＨに変化する前にそのＬレベルを第３の転送トランジ
スタＴ３' によって第１のインバータＩ１' の入力に供
給し、Ｈとなったものを再びＬにする可能性がある。し
たがってこのような現象を除去するためにクロック信号
Ｆ２' をクロック信号Ｆ１' より第２のインバータの通
過遅延時間に等しい時間ｔだけ遅延させる必要がある。

【００３０】クロック信号Ｆ１' ，Ｆ２' のＨ状態が終
り、Ｌ状態となると再び第２の転送トランジスタＴ２'
が導通するが、このときカウント・ダウン出力ＲＡはＬ
として第１のインバータＩ１' の入力に結合され、その
出力をＨとする。このＨは次にクロック信号Ｆ１' の２
番目のＨパルスによって転送トランジスタＴ１' を介し
て第２のインバータＩ２' に結合されるから２番目のパ
ルスによってカウント・アップ出力ＶＡはＬ、カウント
・ダウン出力ＲＡはＨとなる。次にクロック信号Ｆ１'
の２番目のパルスが終って再びＬ状態となれば再び転送
トランジスタＴ２' によりＲＡのＨが第１のインバータ
Ｉ１' の入力へ結合されて１番目のパルスと同じ過程が
第３番目のクロック信号パルスに対して行われる。この
ようにして２個のクロック信号でＨ（またはＬ）状態が
反復されるから図３のカウンタと同様に２のカウントを
行うことができる。第２段以降については転送トランジ
スタＴ４' ，ＵＴ' が図３の転送トランジスタＴ４，Ｕ
Ｔと全く同様の動作を行う。したがって、これにより図
３のカウンタと同様に２進カウンタとして動作させるこ
とができる。

【００３１】この実施例においてはカウント・アップ出
力ＶＡを使用することによってアップ・カウンタとし
て、またカウント・ダウン出力ＲＡを使用することによ
ってダウン・カウンタとして同期２進カウンタを動作さ
せることが原理的に可能であるけれども、或る種の応用
においては順方向と逆方向とのカウントの切替ができる
ようにすることが必要となる。もちろんこれは全てのカ
ウント・アップおよびダウン入力端子に対して切替装置
を設けることによって実行可能である。しかしながらカ
ウンタが多数の段を有する場合には、これは経済的に実
現が困難である。それ故図２の実施例では順方向から逆
方向へ図１のカウンタの計数方向の切替を行う別の手段
を示している。

【００３２】この図２の実施例のカウンタは順方向と逆
方向の切替を行うため、順方向と逆方向のキャリ入力端
子ＵＥとＲＥを備え、そのため図１のカウンタにおける
ノアゲートＮＧ' のキャリ入力ＵＥと接続される入力部
分にキャリ入力ＵＥと追加のキャリ入力ＲＥにそれぞれ
接続された入力を有するアンド素子Ｕ１' を備えたノア
ゲート素子ＮＧ''が使用されている。この実施例の装置
はさらに追加のキャリ転送トランジスタＲＴを具備し、
カウント・ダウン出力ＲＡによって制御されるＲＴの電
流路は追加のキャリ入力端子ＲＥと追加のキャリ出力端
子ＲＡ' との間に挿入されている。

【００３３】図２の実施例において最小桁段のキャリ入
力端子ＵＥは第５の転送トランジスタＴ５' の電流路を
経由して接地され、またアップ制御信号Ｖによって制御
される第６の転送トランジスタＴ６の電流路を経由して
固定電圧Ｕの電源に接続されている。この制御信号Ｖは
また第５の転送トランジスタＴ５' のゲートにその出力
が結合されている第４のインバータＩ４の入力端子にも
供給される。

【００３４】同様に追加の入力端子ＲＥは第７の転送ト
ランジスタＴ７の電流路を経て接地され、また第８の転
送トランジスタＴ８を経由して固定電圧Ｕの電源に接続
されている。ダウン制御信号Ｒはこの転送トランジスタ
Ｔ８のゲートおよび第５のインバータＩ５の入力端子に
与えられ、インバータＩ５の出力は第７の転送トランジ
スタＴ７のゲートに結合されている。

【００３５】このような構成により制御信号Ｖ，ＲがＨ
であれば転送トランジスタＴ６，Ｔ８は導通してキャリ
入力ＵＥ，ＲＥをＨとするからアンド素子Ｕ１' の出力
はＨであり、したがってノアゲートＮＧ''の出力はＬと
なり、図１のカウンタのキャリ入力ＵＥがＨの場合と同
様にカウント動作は行われない。

【００３６】制御信号Ｖ，Ｒの一方、例えばＶがＬとな
ると、転送トランジスタＴ６はオフとなり、キャリ入力
ＵＥへの電位Ｕの供給は停止され、またこの信号はイン
バータＩ４で反転されて第５の転送トランジスタＴ５'
のゲートをＨとするためこのトランジスタＴ５' が導通
し、キャリ入力ＵＥは接地される。したがって、アンド
素子Ｕ１' の出力はＬとなり、クロック信号Ｆ１' のＬ
である期間にノアゲートＮＧ''の出力はＨとなり、第２
の転送トランジスタＴ２' を導通させて、図１について
説明したようにカウント・ダウン出力ＲＡのＨを第１の
インバータＩ１' の入力に与えてカウントが開始され
る。その後の動作は図１のカウンタと同様であるから、
カウント動作についての説明は省略する。

【００３７】追加のキャリ出力端子ＲＡ' はカウント・
アップ出力ＶＡによって制御される第９の転送トランジ
スタＴ９の電流路を経て固定電圧Ｕの電源に接続されて
いる。カウントの適切な方向を選択するために、関係す
る制御信号Ｖ，Ｒは２個の２進信号レベルのうち負の方
のレベルＬであるとする。

【００３８】最小桁の段に追加のインバータＩ４，Ｉ５
および追加の転送トランジスタＴ５' ，Ｔ６，Ｔ７，Ｔ
８を使用し、各段中に追加の転送トランジスタＲＴ，Ｔ
９を設けることによって、図２の実施例はカウント・ア
ップまたはカウント・ダウン出力ＶＡ，ＲＡの切替が前
述のように行われる場合よりもずっと簡単に順方向また
は逆方向カウントの切替を行うことができる。図２の実
施例において２個の出力ＶＡ，ＲＡの端子の一方は省略
することができる。何故ならば「アップ」モードおよび
「ダウン」モードの両者中において信号はカウント・ア
ップ出力ＶＡの端子或は相補形態ではカウント・ダウン
出力ＲＡの端子ＲＡから取り出すことができるからであ
る。

【００３９】図１および図２に示す実施例の利点の１つ
はクロック信号Ｆ１'，Ｆ２' のＨ状態を任意に長くす
ることができ、それ故周波数の低い信号であってもカウ
ントすることができることである。さらに図１および図
２の実施例のものはカウントすべき信号の微分の必要を
なくしたことおよび普通の同期カウンタで必要である信
号をカウンタのクロック信号の高い周波数に同期させる
ことの必要をなくしたことである。これ等の装置におい
てもまた全てのＨレベルは固定電圧Ｕより低いゲート・
ソースしきい値電圧の値より大きくない。

【００４０】以上説明した可逆カウンタはデジタル積分
器において特にマイクロ秒のオーダーの時定数が１０Ｍ
Ｈz のオーダーの非常に高い周波数のクロック信号Ｆ
１，Ｆ２において実現されるべき場合には有利に使用で
きる。各段の停止入力端子を適当に結線することによっ
てそのような積分器の積分時定数は変化されることがで
き、例えば高速の順カウントおよび低速の逆カウントに
対する変化ができる。

【００４１】この発明による同期２進カウンタはｐチャ
ンネルおよびｎチャンネルエンファンスメントモードト
ランジスタの何れによっても構成することができる。後
者の場合には負荷装置としてデプレションモードトラン
ジスタを使用すると特に有利である。何故ならばその場
合にはＨレベルはトランジスタのしきい値電圧の値だけ
固定電圧Ｕより低いからである。

【００４２】この発明による回路はまた相補型電界効果
トランジスタすなわち、いわゆるＣＭＯＳ技術を利用し
て実現することが可能である。その場合には転送トラン
ジスタはＣＭＯＳ転送ゲートによって置換されなければ
ならない。

【図面の簡単な説明】

【図１】この発明の第１の実施例の部分的な概略回路
図。

【図２】この発明の第２の実施例の部分的な概略回路
図。

【図３】原出願の発明の概略回路図。

【図４】図１および図２の実施例に使用するクロック信
号の波形図。

【図５】図３の装置で使用するクロック信号および各部
分における信号の波形図。

【符号の説明】

ＮＧ…ノアゲート、ＫＧ…複合ゲート、Ｕ１，Ｕ２…ア
ンド素子、Ｉ１，Ｉ２，Ｉ３，Ｉ４…インバータ、Ｔ１
〜Ｔ８…転送トランジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 フリードリツヒ・シユミツトポツト ドイツ連邦共和国、7803 グンデルフイン ゲン、ゲベルベシユトラーセ 13 (72)発明者 マスユー・ニール ドイツ連邦共和国、7800 フライブルク、 インスブルツカー・シユトラーセ 50

Claims (3)

【特許請求の範囲】
1. 【請求項１】 絶縁ゲート電界効果トランジスタで構成
   され、２個のクロック信号（Ｆ１' ，Ｆ２' ）で動作さ
   れ、第１、第２および第３のインバータ（Ｉ１' ，Ｉ
   ２' ，Ｉ３' ）と、第１、第２、第３および第４の転送
   トランジスタ（Ｔ１' 〜Ｔ４' ）とキャリ転送トランジ
   スタ（ＵＴ）とを具備する同一設計のレシオ型の段を有
   するダイナミック同期２進カウンタであって、各段にお
   いて、第２および第３のインバータ（Ｉ２'，Ｉ３' ）
   は直接直列に接続され、その接続点がカウント・アップ
   出力端子（ＶＡ）であり、第３のインバータ（Ｉ３' ）
   の出力端子がカウント・ダウン出力端子（ＲＡ）であ
   り、カウント・アップ出力端子（ＶＡ）はキャリ転送ト
   ランジスタ（ＵＴ' ）のゲートに結合され、第１のイン
   バータ（Ｉ１' ）の出力端子が第１のクロック信号（Ｆ
   １' ）により制御される第１の転送トランジスタ（Ｔ
   １' ）の電流路を通って第２のインバータ（Ｉ２' ）の
   入力端子に結合され、第１のインバータ（Ｉ１' ）の入
   力端子は第２の転送トランジスタ（Ｔ２' ）の電流路を
   通ってカウント・ダウン出力端子（ＲＡ）に接続され、
   第３の転送トランジスタ（Ｔ３' ）は第２のクロック信
   号（Ｆ２' ）により制御され、キャリ転送トランジスタ
   （ＵＴ' ）の電流路はキャリ入力端子（ＵＥ）とキャリ
   出力端子（ＵＡ）との間に接続され、最小桁の段のキャ
   リ入力端子（ＵＥ）がカウント中は接地され、カウント
   が行われない時には固定電圧（Ｕ）に接続され、各段に
   おいて、ノアゲート（ＮＧ' ）はその第１の入力端子が
   キャリ入力端子（ＵＥ）に接続され、その第２の入力端
   子が第１のクロック信号（Ｆ１' ）により制御され、そ
   の出力端子が第２の転送トランジスタ（Ｔ２' ）のゲー
   トに結合され、カウント・アップ出力端子（ＶＡ）が第
   ３の転送トランジスタ（Ｔ３' ）の電流路を通って第１
   のインバータ（Ｉ１' ）の入力端子に結合され、キャリ
   出力端子（ＵＡ）はゲートがカウント・ダウン出力端子
   （ＲＡ）に接続された第４の転送トランジスタ（Ｔ４'
   ）の電流路を通って固定電圧（Ｕ）に接続され、第２
   のクロック信号（Ｆ２' ）と第１のクロック信号（Ｆ
   １' ）の後縁が同期し、一方第２のクロック信号（Ｆ
   ２' ）の前縁は第１のクロック信号（Ｆ１' ）の前縁に
   対して少なくとも第２のインバータ（Ｉ２' ）の通過時
   間に等しい時間ｔだけ遅延されていることを特徴とする
   同期２進カウンタ。
2. 【請求項２】 ノアゲート（ＮＧ''）がその第１の入力
   端子に関連するアンド素子（Ｕ１' ）を具備し、逆方向
   カウントのためのキャリ転送トランジスタ（ＲＴ）が設
   けられてカウント・ダウン出力端子（ＲＡ）の出力によ
   って制御され、そキャリ転送トランジスタ（ＲＴ）の電
   流路は追加のキャリ入力端子（ＲＥ）と追加のキャリ出
   力端子（ＲＡ' ）との間に挿入され、アンド素子（Ｕ
   １' ）の第１の入力端子はキャリ入力端子（ＵＥ）に接
   続され、その第２の入力端子は追加のキャリ入力端子
   （ＲＥ）に接続され、最小桁の段のキャリ入力端子（Ｕ
   Ｅ）は第５の転送トランジスタ（Ｔ５' ）の電流路を通
   って接地点に結合され、かつ第６の転送トランジスタ
   （Ｔ６）の電流路を通って固定電圧（Ｕ）に接続され、
   第５の転送トランジスタ（Ｔ５' ）のゲートは第４のイ
   ンバータ（Ｉ４）の出力により制御され、その第４のイ
   ンバータ（Ｉ４）の入力端子は第６の転送トランジスタ
   （Ｔ６）のゲートと共にアップ制御信号（Ｖ）を供給さ
   れ、最小桁の段の第２のキャリ入力端子（ＲＥ）は第７
   の転送トランジスタ（Ｔ７）の電流路を通して接地され
   ると共に第８の転送トランジスタ（Ｔ８）の電流路を通
   って固定電圧（Ｕ）に接続され、第７の転送トランジス
   タ（Ｔ７）のゲートは第５のインバータ（Ｉ５）の出力
   により制御され、第５のインバータ（Ｉ５）の入力端子
   は第８の転送トランジスタ（Ｔ８）のゲートと共にダウ
   ン制御信号（Ｒ）を供給され、追加のキャリ出力端子
   （ＲＡ' ）はカウント・アップ出力（ＶＡ）により制御
   される第９の転送トランジスタ（Ｔ９）の電流路を通し
   て固定電圧（Ｕ）に接続されていることを特徴とする請
   求項１記載の同期２進カウンタ。
3. 【請求項３】 全てのトランジスタがｎチャンネルエン
   ファンスメントモードトランジスタであり、インバータ
   およびゲートの負荷がｎチャンネルデプレションモード
   トランジスタである請求項１または２記載の同期２進カ
   ウンタ。