JPH058870B2 - - Google Patents

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JPH058870B2
JPH058870B2 JP61004450A JP445086A JPH058870B2 JP H058870 B2 JPH058870 B2 JP H058870B2 JP 61004450 A JP61004450 A JP 61004450A JP 445086 A JP445086 A JP 445086A JP H058870 B2 JPH058870 B2 JP H058870B2
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Fuyu Fuangu Furanku
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明はゲート電極の様な一つの電極の長さが
短かい電界効果トランジスタ（FET）の様な半
導体装置に関する。さらに具体的には本発明はリ
ソグラフイ・マスキングに関連する光学的回折上
の限界のない大規模集積に適した非対称の低添加
ドレイン（LDD）を与えるための長さの短かい
電極の形成方法に関する。この様な構造体は反応
性イオン・エツチングと関連して電極の寸法を決
定する、半導体ウエハの表面から突出す絶縁性バ
ーズビークの残部の突起を使用する。
Ｂ 開示の概要 本発明の半導体装置の製造方法には短かい長さ
の電極を形成する案内として使用される絶縁性バ
ーズビークの残部を使用する。この方法はケイ素
ウエハの表面上に絶縁性バーズビークの構造を形
成する段階を含み、極めて短かいチヤンネル、非
対称に低濃度に添加されたドレイン（LDD）を
有するケイ素FETの製造に特に有用である。絶
縁性バーズビーク部は窒化ケイ素の酸化防止被膜
の助けによつて、ケイ素基板を酸化する事によつ
て形成された２酸化ケイ素より成る。窒化ケイ素
被膜の端が絶縁性バーズビークの残部の位置を決
定する。余分の２酸化ケイ素を除去するのに反応
性イオン・エツチングが使用され、絶縁性バーズ
ビークの残部の一側に垂直な壁が残される。その
後窒化ケイ素層が剥離され、絶縁性バーズビーク
の残部に傾斜した斜面が残される。次に添加ポリ
シリコン層が基板の表面上及び絶縁性バーズビー
クの残部上に電極の所望の長さこの場合はFET
ゲートの所望の長さに等しい厚さに同形に付着さ
れる。さらに反応性イオン・エツチングによつて
絶縁性バーズビークの残部の垂直壁に接する部分
を除いて、すべてのポリシリコンが除去される、
その後、イオン注入によつて絶縁性バーズビーク
の残部の傾斜した斜面を有する側にドレイン領域
及び絶縁性バーズビークの残部の垂直壁に面する
側にソース領域が形成される。イオン注入部のプ
ロフイールは絶縁性バーズビークの残部のプロフ
イールに従い、絶縁性バーズビークの残部の注入
抑止特性によつてチヤンネルのドレイン側に注入
される電荷の量が制限され、所望の抵抗が与えら
れ、アバランシエ（電子なだれ）降伏が防止され
る。
Ｃ 従来技術 FETの様な半導体装置は広範囲の周波数にわ
たつて動作出来る。しばしば装置の上限周波数の
増大が望まれているが、これは装置の主要部品の
物理的寸法を減少する事によつて達成されてい
る。FETの場合はより高い周波数で動作出来る
様に、ゲートの長さが短くされる。通常の製造に
使用するホトリソグラフイ技法では、とりわけ、
製造出来るゲートの最小寸法に回折上の限界があ
る。
論理及び記憶機能を与える多くのタイプの回路
は多くのFETを使用し、集積回路（IC）チツプ
の形で構成されている。FETのこの様な大きな
配列はチツプ上の回路素子数に依存して大規模も
しくは超大規模集積（VLSI）と呼ばれる。マス
クの使用を含むホトリソグラフイ技術はこの様な
チツプの製造に必要である。チツプ上の多くの
FETの各々のゲートは上述の回折上の制限を受
けるのでチツプ上のFET構造の周波数応答特性
には上限がある。同じ制限はこの様な半導体装置
の他の電極の構造にもある。
より高い周波数特性が望まれる様な多くの場合
があるので問題が生ずる。しかしながら高周波特
性は回折上の制限を含む製造段階を避ける事によ
つてのみ達成出来る。従来極端に狭い線、例えば
0.5ミクロン以下の線のための代替製造方法は使
用されていない。
Ｄ 発明が解決しようとする問題点 本発明の目的はゲート電極の長さが短かい電界
効果トランジスタ（FET）の様な半導体装置を
与える事にある。
本発明に従えば、リソグラフイ・マスキングに
関連する光学的回折上の限界のない大規模集積に
適した、非対称の低添加ドレイン（LDD）を与
えるための、長さの短かい電極の形成方法が与え
られる。
Ｅ 問題点を解決するための手段 本発明に従う半導体装置の構造に従い上述の問
題が克服され、他の利点が与えられる。電極構造
体の製造の段階でバーズビークの残部（非対称突
出部）が使用される。この他の段階は回折上の制
限がない。本発明はさらに他の利点を与える。こ
の利点は従来一般に低添加ドレイン（LDD）と
呼ばれている、FETのドレイン電極の不純物の
分布により都合よく制御する事によつて達成され
る。これによつて電極抵抗が減少し、従来よりも
アバランシエ降伏する抵抗が大きくなる。特に本
発明はドレイン電極領域のみが低濃度に添加され
た非対称LDD構造体を形成する技法を与える。
本発明は種々の半導体装置の製造に有用である
が、適切に添加したケイ素ウエハの製造で最も容
易に説明する事が出来る。本発明の方法はウエハ
の一部をゲートが形成される位置迄窒化ケイ素
Si3N4の被膜の様な酸素を透過しない被膜で覆う
事によつて開始する。次にウエハが酸素にさらさ
れ、酸素は露出ケイ素中に拡散し、比較的小さな
距離だけ窒化物層の端の下に浸入する。ケイ素と
酸素の相互作用によつて、２酸化ケイ素SiO2を
形成する。SiO2は反応にあづかつたケイ素より
も大きな体積を占める。この膨張によつてウエハ
の露出表面は持ち上り、窒化物層の端をウエハの
元の表面から上方に曲げ、バーズビークとして知
られた形状になる。従来はバーズビークの形成を
避けて半導体構造に対する平坦な表面を保持する
のが通例であつた。本発明ではバーズビークを意
図的に形成する。このバーズビークの残部によつ
て支持用２酸化ケイ素の絶縁制バーズビークの残
部の形成が可能になり、この絶縁制バーズビーク
の残部が、ICを形成する半導体ウエハの表面に
垂直な位置にゲート構造体を支持する。
本発明によれば、窒化物層下の二酸化ケイ素
（バーズビーク）の電気的絶縁性を利用して絶縁
性非対称突出部が形成される。これは露出した２
酸化ケイ素を反応性イオン・エツチングして、次
に窒化物層を剥離し、ゲート電極を形成すべき位
置に真直ぐな垂直壁を有するバーズビークの残部
を残す事によつて達成される。続いてウエハ及び
バーズビークの残部上に添加ポリシリコンがゲー
トの所望の長さに等しい深さに同形に付着され
る。ポリシリコンの深さに達する垂直方向に指向
性のある反応性イオン・エツチングによりバーズ
ビーグの残部の垂直壁の側面に沿うゲートを除き
層のすべてが除去される。次にゲートの両側にソ
ース及びドレインが形成される。
本発明のさらに他の特徴はイオン注入によるソ
ース及びドレインの形成に見出される。ソース及
びドレイン領域の深さは添加原子の停止距離に依
存し、深さはドレインの能動領域のバーズビーク
の残部のプロフイールに従う。これによつてドレ
インの能動領域の不純物プロフイールが改善さ
れ、ソース及びドレイン間に流れる電流に対する
抵抗力が減少した、非対称性の低添加ドレイン構
造が与えられ、アバランシユが防止される。
Ｆ 実施例 図面を参照するに、電界効果トランジスタのゲ
ート電極を形成するための、本発明の絶縁バーズ
ビークの残部を取入れた方法が第１図（完成図）
乃至第８図の８つの段階で示されている。ゲート
は通常のリングラフイ技術の回折の限界によつて
与えられるよりも短かい流さを有し、一般に与え
られるよりも高い周波数応答が与える。さらに
FETのドレイン電極の添加物の分布は通常のリ
ソグラフイ技法を使用した場合よりも正確に制御
され、ドレインの全抵抗値が減少し、アバランシ
ユの防止が増大し、FETの焼損が減少する。こ
の説明はゲート電極の構成に向けられるが、半導
体装置の他の部品を形成するのに同じ手順及びバ
ーズビークの残部が使用される事を理解された
い。
第１図に示された様にトランジスタ１０はソー
ス１２、ドレイン１４及びゲート１６より成り、
リード線の取付けを除き略完成している。リード
線はソース線１８、ドレイン線２０及びゲート線
２２として概略的に示されているが、後の通常の
製造段階（図示されず）で取付けられる。本発明
の方法は２酸化ケイ素の様な絶縁体のバーズビー
クの残部（非対称突出部）２４の形成を含む。バ
ーズビークの残部２４はゲート１６の位置で、ト
ランジスタ１０の基板２６から突出している。バ
ーズビークの残部２４は残りの段階を通して保持
され、ゲート１６の形成の際の案内として働く。
本発明の方法は第２図に始まる。第２図で半導
体材料のウエハ２８は基板２６として使用され
る。ウエハ２８は窒化ケイ素（Si3N4）の層３０
で覆われている。本発明の説明の例としてはウエ
ハ２８はｐ型ケイ素より成るが、他の材料も使用
される事を理解されたい。層３０は化学蒸着
（CVD）の様な一般に知られている適切な方法に
よつて付着される。層３０は酸素を透過しない、
層３０によつて覆われた基板２６の上部表面を保
護する。層３０の厚さは500〜1000Åと範囲にあ
る。層３０の端３２はバーズビークの残部２４及
びゲート１６が形成される位置を画定している。
第３図で、ウエハは900−1100℃の温度で酸素
にさらされる。酸素はウエハ２８のケイ素中に拡
散して、ウエハ２８の露出表面上に２酸化ケイ素
の層３４を形成する。層３０によつて保護された
ウエハ２８の領域は端３２の近くの領域を除き酸
化されない。端３２の近くの領域では酸素が浸入
して、酸化物を形成し、層３０の端３２を持上げ
て、バーズビークとして知られた構造体を形成す
る。酸化物の一部は元の表面３８の上の位置に形
成され、他方酸化物の残りは元の表面３８の下の
位置に形成されている事に注意されたい。酸化物
の２つの部分は略平等に分れていて、表面上には
略45％の２酸化ケイ素が存在し、表面３８の下に
は55％の２酸化ケイ素が存在する。層３４の深さ
は代表的には3000−5000Åの範囲にある。バーズ
ビーク３６の流さも又3000−5000Åの範囲にあ
る。
第４図で層３４は垂直方向に行われる反応性イ
オン・エツチングによつて除去される。バーズビ
ーク３６の酸化部分は窒化ケイ素層３０によつて
食刻剤からシールドされている。従つて、２酸化
ケイ素の露出部分のみがエツチングされて垂直な
壁４０を有するバーズビークの残部２４が与えら
れる。酸化物のエツチングは、２酸化ケイ素に対
して選択性があり、ウエハ２８のケイ素もしくは
層３０の窒化ケイ素のいずれをも侵食しない一般
に知られている反応性イオン・エツチング
（RIE）で行われる。
第５図で窒化ケイ素層３０は標準の一般に知ら
れた湿式化学食刻剤で取除かれ、ウエハ２８にバ
ーズビークの残部２４を形成した構造体が得られ
る。迫台２４はウエハ２８の元の表面３８の下の
位置から元の表面３８の上の位置に昇つている。
層３０が除去される事によりバーズビークの残部
２４には傾いた斜面４２が残される。斜面４２は
壁４０の上端と接している。
第６図で、第５図の半導体構造体は再び900−
1100℃の高温度の酸素雰囲気に露らされ、他の酸
化物（SiO2）層４４（厚さ100−500Å）が形成
される。２酸化ケイ素の層４４は酸素がケイ素中
に拡散する事によつてバーズビークの残部２４の
両側に発生する。層４４の成長中にはバーズビー
クの残部２４の位置には追加の酸化物の発生はほ
とんどない。それはバーズビークの残部の２酸化
ケイ素が酸素とケイ素間の拡散に対する障壁とし
て働くからである。
本発明の製造段階は第７図に進み、ここで半導
体に化学的蒸着（CVD）によつてケイ素が付着
される。この付着は半導体構造体の表面と同形に
行われ、その結果層４４上のみならずバーズビー
クの残部２４の壁４０上にｎ型に添加した多結晶
層４６が一様に形成される。ポリシリコンと呼ば
れる層４６の多結晶の形のケイ素はゲートの所望
の流さに等しい厚さ、代表的には2000乃至5000Å
の範囲に等しい厚さに成長される。ポリシリコン
はシランSiH4を使用して付着される。シランは
600乃至700℃の温度で、導電性を高めるための適
切な不純物が高濃度に添加されたポリシリコンの
所望の層を形成する。第８図でポリシリコンの層
４６は反応性イオン・エツチングによつて、層４
６の厚さに等しい深さまでエツチングされ除去さ
れる。エツチング中、適切なプラズマ・イオンは
ウエハ２８の元の表面に垂直な電界によつて指向
される。従つてこの様なエツチングは壁４０に平
行な層４４の表面に食込みを生じない。このエツ
チングの結果、壁４０に隣接する領域及び層４４
に隣接する領域を除きすべてのポリシリコンが取
除かれる。この様にして残つたポリシリコンの領
域をゲート１６として使用する。
最後に第１図に示された様に、ヒ素もしくはリ
ンの様なｎ型添加剤をイオン注入する事によつて
ソース１２及びドレイン１４が発生される。イオ
ン注入は半導体装置の上表面に指向される。イオ
ン注入の深さは、注入エネルギ及び半導体装置の
上部表面の材料を一定として、添加原子の停止距
離に依存する。この様にして線４８によつ示され
た底面、並びにバーズビークの残部２４及びゲー
ト１６の領域を含む半導体装置の最上部の表面の
プロフイールに従うプロフイールを有する層が形
成される。これによつてバーズビークの残部２４
及びゲート１６の位置には外観上こぶが形成され
ている。バーズビークの残部２４の左及び下のイ
オン注入添加層はドレイン１４の領域を形成し、
ゲート１６の右側のイオン注入層の部分はソース
１２の領域を形成する。ソース１２に関連してゲ
ート１６及びドレイン１４に適切な正の電圧を印
加する事によつて、ドレイン１４の領域ゲート１
６の領域の間には電荷の導通チヤンネル５０が発
生する。チヤンネル５０は電気的に絶縁性の２酸
化ケイ素層４４の下及びバーズビークの残部２４
の２酸化ケイ素の底面の下を通つている。線４８
はチヤンネル５０の上を通つているが、添加剤の
注入は投射物の動力学の法則及び統計によつて支
配される深さ迄生ずるので、チヤンネル５０の領
域には若干の添加剤が存在する。
本発明の１つの特徴はチヤンネル５０の領域の
添加剤の量が減少した事にある。イオン注入の際
の適切な電圧の選択及びバーズビークの残部２４
の適切な高さの選択によつて、チヤンネル５０の
ドレイン側の添加剤の量を注意深く制御して、ア
バランシユ降伏から適切に保護、ドレイン１４の
電気抵抗の値が過度に大きくなる事を避ける事が
出来る。この様な電気的抵抗は添加の量に依存
し、添加量が多くなると増加する。従つて第１図
に示された半導体装置はドレイン１４及びゲート
１６の領域間のチヤンネル５０の経路の抵抗の存
在によつて最小の電力で電界効果トラジスタとし
て有効に使用される。上述の如く、この事はアバ
ランシユ降伏及びトランジスタの過度の加勢から
生ずるその後の損傷の防止と同時に達成される。
本発明の上述の原理はケイ素以外の材料及び
FETのゲートの電極構造以外の電極構造体の形
成に適用出来るものと考えられる。上述の方法は
又ｎ型ケイ素基板にも適用出来るが、この場合は
ソース及びドレイン領域はホウ素の如きｐ型添加
剤が添加される。ドレイン１４の領域の深さのみ
ならずソース１２の領域の深さ（層４４と線４８
との間にある）は略1000−2000Åの範囲にある。
ソース及びドレイン領域のイオン注入は１cm2当り
1014乃至1015原子の投与量が一般に使用される。
上述の方法は標準の形のポリシリコンゲート構造
を使用し、現在のVLSIの技術と両立出来る。ゲ
ート１６の長さはリソグラフイによらないで決定
される。即ちゲートの長さはポリシリコンの化学
蒸着の厚さによつて決定される。ポリシリコンの
厚さは選択が容易であり、リソグラフイに関する
光学回折の制約を受けない。ゲート長はポリシリ
コン層の厚さに等しいので、回折効果の様な制限
がなく極めて短かいゲート長を与える事が出来
る。ゲート構造のすべての部分並びにソース及び
ドレイン間の介在領域は形状に関して正確に制御
出来る。さらにチヤンネル５０のドレイ側のため
の低レベル添加は正確に達成され、消費電力の減
少及びアバランシエ降伏の防止という上述の利点
を与える。ポリシリコンは代表的にはヒ素の様な
不純物で高濃度に添加され、ゲート１６が良い導
電性にされる。バーズビークの残部２４の傾斜し
た斜面４２はチヤンネル５０の低濃度添加部分を
漸進的に長くし電界の分布を広げ、アバランシエ
の原因となる高度に局所化した電界の集中を避け
る事が出来る。
Ｇ 発明の効果 本発明に従い、ゲート電極の長さの短かい電界
効果トランジスタ（FET）の様な半導体装置が
与えられる。
【図面の簡単な説明】
第１図は本発明によるFET装置を示す図、第
２図乃至第８図は第１図のFET装置を形成する
ための種々の製造段階を示す図である。 １０……トランジスタ、１２……ソース、１４
……ドレイン、１６……ゲート、１８……ソース
線、２０……ドレイン線、２２……ゲート線、２
４…絶縁性バーズビークの残部、２６……基板、
２８……ウエハ、３０……Si3N4層、３２……
端、３４……SiO2層、３６……バーズビーク、
３８……基板の元の表面、４０……垂直壁、４２
……斜面、４４……SiO2層、４６……ポシリコ
ン層、４８……添加層の底面を示す線、５０……
チヤンネル。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基板表面から隆起した斜面及び垂直壁
    を有する絶縁性バーズビークの残部と、 前記垂直壁に付着され、その下側の前記基板表
    面下部に導電チヤンネルを与えるための導電層
    と、 前記斜面の非対称的なイオン注入抑止特性によ
    り前記基板表面下部に形成された低濃度添加ドレ
    イン部と、 を有することを特徴とする半導体装置。
JP61004450A 1985-04-17 1986-01-14 半導体装置 Granted JPS61241978A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US724147 1985-04-17
US06/724,147 US4649638A (en) 1985-04-17 1985-04-17 Construction of short-length electrode in semiconductor device

Publications (2)

Publication Number Publication Date
JPS61241978A JPS61241978A (ja) 1986-10-28
JPH058870B2 true JPH058870B2 (ja) 1993-02-03

Family

ID=24909225

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