JPH0588764A

JPH0588764A - 半導体集積回路装置の内部電源電圧降圧回路

Info

Publication number: JPH0588764A
Application number: JP3250572A
Authority: JP
Inventors: Shuji Murakami; 修二村上; Hirotoshi Sato; 広利佐藤
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-09-30
Filing date: 1991-09-30
Publication date: 1993-04-09

Abstract

(57)【要約】【目的】半導体集積回路と同一チップ内に形成され、
外部電源電圧を降圧した内部電源電圧を上記集積回路に
供給する内部電源電圧降圧回路において、リップルを抑
えた安定した出力電圧を得るとともに、内部電源電圧降
圧回路自体に流れる電流を少なくし消費電力を小さくす
る。【構成】基準電圧Ｖrth の発生回路（５３〜５９）、
制御回路内で発生する基準電圧の範囲内で外部電源電圧
Ｖext を内部電源電圧Ｖint として出力する内部電源電
圧供給用回路（５１）および制御回路（５２，６０〜６
３）を備え、制御回路は内部電源電圧降圧回路の出力電
圧を、Ｖext＜ＶrthではＶextレベル、Ｖext＞Ｖrthで
はＶrthレベルにそれぞれ制御するものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、記憶装置等の集積回
路と同一の半導体チップ内に搭載され、外部供給電源電
圧から、より低い内部電源電圧を作成して上記集積回路
に供給する内部電源電圧降圧回路に関する。

【０００２】

【従来の技術】図３に、半導体記憶装置の構成例を示
す。同図において１は行アドレス入力端子、２は行アド
レス入力を増幅または反転するための行アドレス・バッ
ファ、３は行アドレス信号を複号化するための行アドレ
ス・デコーダである。同様に４は列アドレス入力端子、
５は列アドレス・バッファ、６は列アドレス・デコーダ
である。また７は情報を記憶するメモリセルがマトリク
ス状に配列されたメモリセル・アレイ、８はマルチプレ
クサ、９は小振幅の読出し電圧を感知増幅するセンスア
ンプ、１０はセンスアンプ出力をさらに半導体記憶装置
の外部に取出すレベルまで増幅するための出力データ・
バッファ、１１は読出しデータ出力端子である。

【０００３】さらに１２は書込みデータ入力端子、１３
は書込み信号を増幅するための入力データ・バッファ、
１４はチップ選択入力端子、１５は読出し／書込み制御
入力端子、１６はチップの選択／非選択およびデータの
読出し／書込みモードに応じてセンスアンプ９、出力デ
ータ・バッファ１０および入力データ１３などを制御す
る読出し／書込み制御回路である。

【０００４】図４に、メモリセルアレイ７の周辺部の構
成を示す。ここでは簡単のため２行２列の場合を示して
いる。同図において、２０ａ，２０ｂと２１ａ，２１ｂ
とはそれぞれ対応するビット線対であり、２２と２３は
ワード線、２４ａ〜２４ｄはメモリセル、２５ａ，２５
ｂと２６ａ，２６ｂはビット線負荷トランジスタ、２７
ａ，２７ｂと２８ａ，２８ｂはマルチプレクサ８を構成
するトランファ・ゲート、２９ａ，２９ｂは入／出力線
（Ｉ／Ｏ線）対である。また１８は電源端子である。

【０００５】各メモリセル２４としては、例えば図５
（ａ）に示すような高抵抗負荷形ＮチャネルＭＯＳ（Ｎ
ＭＯＳ）メモリセルや、同図（ｂ）に示すようなＮＭＯ
ＳトランジスタとＰチャネルＭＯＳ（ＰＭＯＳ）トラン
ジスタとを併用したＣＭＯＳ形メモリセルが用いられ
る。同図において、４１ａ，４１ｂはＮチャネルのドラ
イバ・トランジスタ、４２ａ，４２ｂはＮチャネルのア
クセス・ドライバ、４３ａ，４３ｂは負荷抵抗、４４
ａ，４４ｂはＰチャネル・トランジスタ、４５ａ，４５
ｂは記憶ノードである。また１９は接地（ＧＮＤ）端子
である。

【０００６】図６は動作タイミング図である。同図にお
いてＡinはアドレス入力、Ａout はアドレス・バッファ
出力、ＳＡout はセンスアンプ出力、Ｄout はデータ出
力を示し、ＷＬはワード線、Ｉ／ＯはＩ／Ｏ線の各信号
を示す。例えばメモリセル２４ａを選択する場合、行ア
ドレス入力端子１からメモリセル２４ａが位置する行に
対応した行アドレス信号が入力されて、メモリセル２４
が接続されたワード線２２が選択（例えば高）レベルに
なり、他のワード線２３は非選択（例えば低）レベルに
される。同様に列アドレス入力端子４からメモリセル２
４ａが位置する列に対応した列アドレス信号が入力さ
れ、トランファ・ゲート２７ａ，２７ｂのみが導通する
ため、ビット線２０ａ，２０ｂのみＩ／Ｏ線対２９ａ，
２９ｂに接続され、他のビット線２１ａ，２１ｂは切離
される。

【０００７】このメモリセル２４ａの読出しは次のよう
に行われる。今、記憶ノード４５ａが高レベル、記憶ノ
ード４５ｂが低レベルにあるとする。このとき、当該メ
モリセルの一方のドライバ・トランジスタ４１ａは非導
通、他のドライバ・トランジスタ４１ｂは導通状態にあ
る。ワード線２２が高レベルにあるから、アクセス・ト
ランジスタ４２ａ，４２ｂはともに導通状態にある。こ
のため電源端子１８→ビット線負荷トランジスタ２５ｂ
→ビット線２０ｂ→アクセス・トランジスタ４２ｂ→ド
ライバ・トランジスタ４１ｂ→接地端子１９の経路に直
流電流が生ずる。しかし、他方の電源端子１８→ビット
線負荷トランジスタ２５ａ→ビット線２０ａ→アクセス
・トランジスタ４２ａ→ドライバ・トランジスタ４１ａ
→接地端子１９の経路には、ドライバ・トランジスタ４
１ａが非導通であるため直流電流は流れない。

【０００８】このとき、ビット線２０ａの電位は、ビッ
ト線負荷トランジスタ２５ａ，２５ｂ，２６ａ，２６ｂ
のしきい値電圧をＶthとすると、「電源電圧−Ｖth」と
なる。他方ビット線２０ｂの電位は、ドライバ・トラン
ジスタ４１ｂ、アクセス・トランジスタ４２ｂとビット
線負荷トランジスタ２５ｂの導通抵抗で抵抗分割され
て、「電源電圧−Ｖth」からΔＶだけ低下する。ここで
ΔＶはビット線振幅と呼ばれ、通常５０〜５００ｍＶ程
度であり、ビット線負荷の大きさにより調節される。

【０００９】このΔＶはトランファ・ゲート２７ａ，２
７ｂを介してＩ／Ｏ線２９ａ，２９ｂに現れ、これがセ
ンスアンプ９、出力バッファ１０を介してデータ出力と
して読出される。なお、読出しの場合には入力データバ
ッファ１３は読出し／書込み制御回路１６によりＩ／Ｏ
線２９ａ，２９ｂを駆動しないようにしている。一方書
込みの場合は低レベルデータを書込む側のビット線を強
制的に低電位に、他方のビット線を高電位にする。例え
ば、メモリセル２４ａに反転データを書込むには、デー
タ入力バッファ１３により一方のＩ／Ｏ線２９ａを低レ
ベル、他方のＩ／Ｏ線２９ｂを高レベルにし、一方のビ
ット線２０ａを低レベル、他方のビット線２０ｂを高レ
ベルにする。

【００１０】このような半導体集積回路装置では、実効
チャネルの短縮に伴って素子中の電界が高まり、集積度
向上の妨げや性能劣化、信頼性の低下などの原因となる
次のような現象が問題となってきている。すなわち、イ
ンパクトイオン化によるホットエレクトロンやホットホ
ールの発生、基板電流の増大、パンチスルー、ソース・
ドレイン各接合のブレークダウン、ホットキャリアのゲ
ート絶縁膜中へのトラップによるＭＯＳトランジスタの
しきい値の経時変化等である。

【００１１】そこで、このような半導体集積回路、特に
サブミクロン半導体ＬＳＩでは、チップ内に外部供給電
源を受けてより低い内部電源電圧を作成し内部回路に供
給する回路を設けることにより、広い範囲の外部供給電
圧の下で劣化なく高い信頼性でかつ一定の性能をもって
動作することを可能とする必要がある。

【００１２】図７に、従来用いられているこの種の内部
電源電圧降圧回路の一例を示す。外部供給電源電圧Ｖex
t より定電圧の内部電源電圧Ｖintを発生するもので、
同図において７０，７１はゲートとドレインとを直結し
ダイオード接続としたＰＭＯＳトランジスタ、７２，７
３はＮＭＯＳトランジスタ、７４は内部電源電圧発生用
ＰＭＯＳトランジスタ、７５は定電流源、７７は基準電
圧発生回路であり、トランジスタ７０〜７３および定電
流源７５から構成される差動増幅回路７６によりＰＭＯ
Ｓトランジスタ７４がスイッチングされる。７８はトラ
ンジスタ７０のドレイン端子とトランジスタ７２のドレ
イン端子との接続点のノード、７９は基準電圧発生回路
７７の出力端子、８０は内部電源電圧出力端子、８１は
トランジスタ７２，７３の各ソースと定電流源７５との
接続ノードである。差動入力トランジスタたるＮＭＯＳ
トランジスタ７２，７３の各ドレインは、能動負荷とし
ての１対のＰＭＯＳトランジスタ７０，７１の各ドレイ
ンに接続され、両ＰＭＯＳトランジスタ７０，７１は各
ソースが外部電源に接続されてカレントミラー回路を構
成している。

【００１３】

【発明が解決しようとする課題】以上のように従来の内
部電源電圧降圧回路は、内部電源電圧を差動入力トラン
ジスタであるＮＭＯＳトランジスタ７３のゲートに帰還
し、ノード７８に現れる差動出力でＰＭＯＳトランジス
タをスイッチングする構成をとっているため、内部電源
電圧の変動に帰還が追付かないと出力レベルが発振状態
となり、リップル電圧が重畳するという問題とともに、
高圧にすると消費電力が増える問題、特に、内部電源電
圧降圧回路自体に常に電流が流れるためにスタンバイ時
にも大きな電流が消費されるという問題があった。この
発明の目的は、出力電圧のリップルを抑えるとともに、
回路内部に流れる電流を極力小さくすることにより消費
電力を小さくすることが可能な内部電源電圧降圧回路を
提供することにある。

【００１４】

【課題を解決するための手段】この発明の半導体集積回
路装置の内部電源電圧降圧回路は、定電圧を発生する基
準電圧発生回路、制御電圧の範囲内で外部電源電圧を内
部電源電圧として出力する内部電源電圧供給用回路およ
びこれに上記制御電圧を与える制御回路を備え、制御回
路は、その出力する制御電圧レベルを、外部電源電圧が
基準電圧発生回路の定電力出力以下のときはほぼ外部電
源電圧レベルに、他方外部電源電圧が上記定電力出力を
上回るときにはほぼ当該定電圧出力レベルにそれぞれ設
定するものである。

【００１５】

【作用】外部から供給される外部電源電圧が基準電圧発
生回路が発生する定電圧出力以下である間は、制御回路
から内部電源電圧供給用回路に対しほぼ外部電源電圧に
等しい制御電圧が与えられる。したがって、内部電源電
圧供給用回路は外部電源電圧をほぼそのまま内部電源電
圧として出力する。外部電源電圧が上昇して上記定電圧
出力を上回るようになると、制御信号はほぼ当該定電圧
出力レベルに保たれる。したがって内部電源電圧は上記
制御信号により制限を受け、その上昇が抑制される。

【００１６】内部電源電圧の帰還信号により制御するも
のではないため帰還の遅れに伴うリップル電圧の発生を
抑えることができる。また外部電源電圧が基準電圧発生
回路の定電圧出力を上回ったときにのみ電流が流れて制
御電圧抑制機能が作動する構成とすることにより、さら
にその場合の電流経路に関わる各回路素子のデイメンシ
ョンを適当に設定することにより、この内部電源電圧降
圧回路自体における電力消費を極めて小さく抑えること
が可能である。

【００１７】

【実施例】以下図１および図２によりこの発明の一実施
例を説明する。図１は本実施例の内部電源電圧降圧回路
の構成を示す回路図である。この内部電源電圧降圧回路
は、例えば図３〜図６に示したような半導体記憶装置と
同一チップ内に集積して形成され、外部電源電圧Ｖext
より作成した内部電源電圧Ｖint をメモリセル・アレイ
７の電源端子１８に供給する。

【００１８】図１において５１は内部電源電圧供給用Ｎ
ＭＯＳトランジスタ、５２はトランジスタ５１のゲート
電圧プルアップ用ＰＭＯＳトランジスタ、５３はＰＭＯ
Ｓトランジスタ、５４〜５７はトランジスタ５１のゲー
ト電圧決定用のＮＭＯＳトランジスタ、５８，５９はと
もにＮＭＯＳトランジスタであり、トランジスタ５３〜
５９で基準電圧発生回路を形成している。また６０，６
２はＰＭＯＳトランジスタ、６１，６３はＮＭＯＳトラ
ンジスタであり、６４はトランジスタ５３の、６５はト
ランジスタ５１の、６６はトランジスタ５９，６０，６
１の、６７はトランジスタ６２，６３の各ゲート・ノー
ドで、６８は外部電源電圧の入力端子、６９は内部電源
電圧の出力端子を示す。

【００１９】基準電圧発生回路を形成するトランジスタ
５７のゲートとドレインはトランジスタ５６のソース
に、トランジスタ５６のゲートとドレインはトランジス
タ５５のソースに、トランジスタ５５のゲートとドレイ
ンはトランジスタ５４のソースにそれぞれ接続され、ト
ランジスタ５４のゲートとドレインはトランジスタ５１
のゲート・ノード６５に接続されている。またトランジ
スタ５８のゲートは外部電源電圧入力端子６８、ドレイ
ンはノード６６に、トランジスタ５３のソースは外部電
源電圧入力端子６８、ゲートはノード６４、ドレインは
ノード６５に、トランジスタ５９のドレインはノード６
５、ソースはＧＮＤ端子にそれぞれ接続されている。ト
ランジスタ６０と６１、６２と６３はそれぞれインバー
タを形成し、ノード６６とノード６４との間に直列に挿
入されている。またプルアップ用のトランジスタ５２の
ソースは外部電源電圧入力端子６８に、ゲートはＧＮＤ
端子に、ドレインはノード６５にそれぞれ接続されてい
る。

【００２０】次の動作を説明する。基準電圧発生回路に
おいて、４つの直列のＮＭＯＳトランジスタ５４〜５７
のしきい値電圧の和をＶrth 、トランジスタ５７のみの
しきい値電圧をＶrth′ とすると、外部電源電圧が低く
「Ｖext＜Ｖrth」の間はトランジスタ５４〜５７はオ
ンせず、トランジスタ５８が常時オンしていることから
ノード６６はＧＮＤ電位となり、それに伴ってノード６
７は電源電位、ノード６４はＧＮＤ電位となる。これに
よりトランジスタ５３がオンし、ノード６５が外部電源
電圧となることからトランジスタ５１がオンして、内部
電源電圧として外部電源電圧を供給する。したがってこ
の間は外部電源電圧が変化すればそれに伴って内部電源
電圧も変化する。

【００２１】外部電源電圧が上昇して「Ｖext＞Ｖrth」
になる場合、ノード６５の電位が外部電源電圧に伴って
上昇し、直列ＮＭＯＳトランジスタ５４〜５７をオンさ
せるため、ノード６６の電圧はＶrth′となる。ここ
で、トランジスタ６０，６１からなるインバータの論理
しきい値を低めに設定しておくことにより、ノード６７
はＧＮＤ電位となり、ノード６４はトランジスタ６２を
通して外部電源電圧となり、トランジスタ５３がオフ、
トランジスタ５９がオンとなって、ノード６５の電圧を
ＧＮＤ電圧に引張る。あとはトランジスタ５２と直列Ｎ
ＭＯＳトランジスタ５４〜５７およびトランジスタ５９
で電圧調節してノード６５の電圧が基準電圧Ｖrth 以上
に上昇するのを防ぐ。このときトランジスタ５９は外部
電源電圧の急激な、また大幅な上昇に対してもノード６
５の電圧を安定させる機能を有する。

【００２２】その結果、外部電源電圧の変化によらず内
部電源電圧はほぼ一定の値に保たれ、入出力特性は図２
に示すようになる。このとき流れる電流の経路はトラン
ジスタ５２と直列ＮＭＯＳトランジスタ５４〜５７およ
びトランジスタ５９からなる経路であり、各トランジス
タのデイメンションを小さくしておくことにより、実際
には電流はほとんど流れないようにすることができる。
またトランジスタ５１のしきい値電圧を調整することに
より、内部電源電圧を調整できる。

【００２３】このようにして本実施例の内部電源電圧降
圧回路によれば、外部電源電圧の変動にかかわらず安定
した内部電源電圧をメモリセル・アレイ７の電源端子１
８に供給することができる。しかも、「Ｖext＜Ｖrth」
の間は電流が流れず、「Ｖext＞Ｖrth」の場合もトラン
ジスタ５２，５４〜５８および５９を通してごく小さな
電流が流れるだけである。なお、基準電圧Ｖrth の値
は、基準電圧発生回路の直列ＮＭＯＳトランジスタ（５
４〜５７）の個々のしきい値電圧の値および接続個数に
より任意に設定することができる。

【００２４】上述した実施例では作成した内部電源電圧
をメモリセル・アレイ７の電源端子１８に供給するもの
として説明したが、それに限らず、アドレス・バッファ
２，５、デコーダ３，６、マルチプレクサ８、センスア
ンプ９、書込み入力データ・バッファ１３、読出し／書
込み制御回路１６などの周辺回路のいずれの電源端子に
供給してもよい。また、１つの内部電源電圧降圧回路に
ついて説明したが、同一チップ内に複数設けてもよい。
さらに、内部電源電圧の供給先となる集積回路は記憶装
置に限定されるものでもない。

【００２５】

【発明の効果】以上のようにこの発明によれば、基準電
圧発生回路、制御電圧の範囲内で外部電源電圧を内部電
源電圧として出力する内部電源電圧供給用回路および制
御回路を備え、内部電源電圧供給用回路に対し制御回路
より、外部電源電圧が基準電圧発生回路の定電圧出力以
下のときには外部電源電圧レベル、外部電源電圧が上記
定電圧出力を上回るときには当該定電圧出力レベルの制
御電圧を与えるものとしたことにより、リップルを抑え
た安定した出力電圧が得られるとともに、流れる電流が
少なく消費電力の小さい内部電源電圧降圧回路を実現す
ることが可能となる。

【図面の簡単な説明】

【図１】この発明の一実施例を示す内部電源電圧降圧回
路の回路図である。

【図２】図１の回路の入出力特性図である。

【図３】内部電源電圧の供給先となる半導体記憶装置の
ブロック図である。

【図４】図３の一部の詳細図である。

【図５】メモリセルの構成例を示す回路図である。

【図６】図３の半導体記憶装置の動作を示すタイミング
図である。

【図７】従来例を示す回路図である。

【符号の説明】

５１〜６４トランジスタ６８外部電源電圧入力端子６９内部電源電圧出力端子

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年１０月３０日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項１

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００６

【補正方法】変更

【補正内容】

【０００６】図６は動作タイミング図である。同図にお
いてＡinはアドレス入力、Ａout はアドレス・バッファ
出力、ＳＡout はセンスアンプ出力、Ｄout はデータ出
力を示し、ＷＬはワード線、Ｉ／ＯはＩ／Ｏ線の各信号
を示す。例えばメモリセル２４ａを選択する場合、行ア
ドレス入力端子１からメモリセル２４ａが位置する行に
対応した行アドレス信号が入力されて、メモリセル２４
ａが接続されたワード線２２が選択（例えば高）レベル
になり、他のワード線２３は非選択（例えば低）レベル
にされる。同様に列アドレス入力端子４からメモリセル
２４ａが位置する列に対応した列アドレス信号が入力さ
れ、トランファ・ゲート２７ａ，２７ｂのみが導通する
ため、ビット線２０ａ，２０ｂのみＩ／Ｏ線対２９ａ，
２９ｂに接続され、他のビット線２１ａ，２１ｂは切離
される。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１２

【補正方法】変更

【補正内容】

【００１２】図７に、従来用いられているこの種の内部
電源電圧降圧回路の一例を示す。外部供給電源電圧Ｖex
t より定電圧の内部電源電圧Ｖintを発生するもので、
同図において７０はＰＭＯＳトランジスタ、７１はゲー
トとドレインとを直結しダイオード接続としたＰＭＯＳ
トランジスタ、７２，７３はＮＭＯＳトランジスタ、７
４は内部電源電圧発生用ＰＭＯＳトランジスタ、７５は
定電流源、７７は基準電圧発生回路であり、トランジス
タ７０〜７３および定電流源７５から構成される差動増
幅回路７６によりＰＭＯＳトランジスタ７４がスイッチ
ングされる。７８はトランジスタ７０のドレイン端子と
トランジスタ７２のドレイン端子との接続点のノード、
７９は基準電圧発生回路７７の出力端子、８０は内部電
源電圧出力端子、８１はトランジスタ７２，７３の各ソ
ースと定電流源７５との接続ノードである。差動入力ト
ランジスタたるＮＭＯＳトランジスタ７２，７３の各ド
レインは、能動負荷としての１対のＰＭＯＳトランジス
タ７０，７１の各ドレインに接続され、両ＰＭＯＳトラ
ンジスタ７０，７１は各ソースが外部電源に接続されて
カレントミラー回路を構成している。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００１４

【補正方法】変更

【補正内容】

【００１４】

【課題を解決するための手段】この発明の半導体集積回
路装置の内部電源電圧降圧回路は、定電圧を発生する基
準電圧発生回路、制御回路内で発生する基準電圧の範囲
内で外部電源電圧を内部電源電圧として出力する内部電
源電圧供給用回路およびこれに制御電圧を与える制御回
路を備え、制御回路は、内部電源電圧降圧回路の出力制
御電圧レベルを、外部電源電圧が基準電圧発生回路の定
電圧出力以下のときはほぼ外部電源電圧レベルに、他方
外部電源電圧が上記定電圧出力を上回るときにはほぼ当
該定電圧出力レベルにそれぞれ制御するものである。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００１５

【補正方法】変更

【補正内容】

【００１５】

【作用】外部から供給される外部電源電圧が基準電圧発
生回路が発生する定電圧出力以下である間は、内部電源
電圧供給用回路は外部電源電圧をほぼそのまま内部電源
電圧として出力する。外部電源電圧が上昇して定電圧出
力を上回るようになると、制御信号はほぼ当該定電圧出
力レベルに保たれる。したがって内部電源電圧は上記制
御信号により制限を受け、その上昇が抑制される。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００２５

【補正方法】変更

【補正内容】

【００２５】

【発明の効果】以上のようにこの発明によれば、制御回
路の基準電圧の範囲内で外部電源電圧を内部電源電圧と
して出力する内部電源電圧供給用回路および制御回路を
備え、内部電源電圧供給用回路より、外部電源電圧が基
準電圧発生回路の定電圧出力以下のときには外部電源電
圧レベル、外部電源電圧が上記定電圧出力を上回るとき
には当該定電圧出力レベルの電圧を与えるものとしたこ
とにより、リップルを抑えた安定した出力電圧が得られ
るとともに、流れる電流が少なく消費電力の小さい内部
電源電圧降圧回路を実現することが可能となる。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】符号の説明

【補正方法】変更

【補正内容】

【符号の説明】５１〜６３トランジスタ６８外部電源電圧入力端子６９内部電源電圧出力端子

【手続補正９】

【補正対象書類名】図面

【補正対象項目名】図１

【補正方法】変更

【補正内容】

【図１】

【手続補正１０】

【補正対象書類名】図面

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】

Claims

【特許請求の範囲】

【請求項１】集積回路が搭載された半導体チップ内に
搭載され、外部から供給される電源電圧から、この外部
電源電圧より低い内部電源電圧を作成して上記集積回路
に供給する内部電源電圧降圧回路において、定電圧を発
生する基準電圧発生回路と、制御電圧の範囲内で外部電
源電圧を内部電源電圧として出力する内部電源電圧供給
用回路と、この内部電源電圧供給用回路に上記制御電圧
を与える制御回路とを備え、制御回路は、その出力する
制御電圧レベルを、外部電源電圧が上記基準電圧発生回
路の定電圧出力以下であるときはほぼ外部電源電圧レベ
ルに、外部電源電圧が上記定電圧出力を上回るときはほ
ぼ当該定電圧出力レベルにそれぞれ設定することを特徴
とする半導体集積回路装置の内部電源電圧降圧回路。