JPH0589198A - 論理シミユレータ - Google Patents
論理シミユレータInfo
- Publication number
- JPH0589198A JPH0589198A JP3274600A JP27460091A JPH0589198A JP H0589198 A JPH0589198 A JP H0589198A JP 3274600 A JP3274600 A JP 3274600A JP 27460091 A JP27460091 A JP 27460091A JP H0589198 A JPH0589198 A JP H0589198A
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- JP
- Japan
- Prior art keywords
- delay
- logic
- wiring
- value
- simulation
- Prior art date
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- Pending
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 異なった配線毎に配線遅延値を求めシミュレ
ーションに反映することにより、実回路に即した制度の
高い論理シミュレーション結果を得る。 【構成】 従来の論理シミュレーションに加え、遅延情
報ファイル１４を読み込んだ後、実際の配線遅延となる
遅延値を計算する配線遅延計算部１０と、シミュレーシ
ョン実行の際に使用する異なる配線毎の遅延値を持つノ
ード情報テーブル６，７を自動的に作成する自動ノード
生成部１１を設けることによって、精度の高い論理シミ
ュレーションを可能とした。
ーションに反映することにより、実回路に即した制度の
高い論理シミュレーション結果を得る。 【構成】 従来の論理シミュレーションに加え、遅延情
報ファイル１４を読み込んだ後、実際の配線遅延となる
遅延値を計算する配線遅延計算部１０と、シミュレーシ
ョン実行の際に使用する異なる配線毎の遅延値を持つノ
ード情報テーブル６，７を自動的に作成する自動ノード
生成部１１を設けることによって、精度の高い論理シミ
ュレーションを可能とした。
Description
【０００１】
【産業上の利用分野】この発明は、論理回路における論
理動作のチェックおよびタイミング検証を行なう手段と
して用いられる論理シミュレータに関するものである。
理動作のチェックおよびタイミング検証を行なう手段と
して用いられる論理シミュレータに関するものである。
【０００２】
【従来の技術】論理回路の設計では、その論理動作のチ
ェックおよびタイミング検証を行なう手段として、論理
シミュレータが多く用いられている。図３は従来の論理
シミュレータの構成および処理を示すフローチャートで
ある。図３において、８は動作チェックされる論理回路
を読み込み入力する論理回路入力部であり、１２は論理
回路を構成する素子の遅延値を計算する素子遅延計算部
であり、１３は論理回路に対してシミュレーションを実
行する論理シミュレーション実行部である。また、９は
外部に遅延情報ファイル１４があるかどうかを判別する
判別部であり、このファイル１４がある場合のみ素子の
遅延値の遅延計算を素子遅延計算部１２で行なう。この
遅延情報ファイル１４は、論理回路のレイアウト後の配
線容量値や配線抵抗値等の信号伝達が遅れる要因となる
情報を格納している。
ェックおよびタイミング検証を行なう手段として、論理
シミュレータが多く用いられている。図３は従来の論理
シミュレータの構成および処理を示すフローチャートで
ある。図３において、８は動作チェックされる論理回路
を読み込み入力する論理回路入力部であり、１２は論理
回路を構成する素子の遅延値を計算する素子遅延計算部
であり、１３は論理回路に対してシミュレーションを実
行する論理シミュレーション実行部である。また、９は
外部に遅延情報ファイル１４があるかどうかを判別する
判別部であり、このファイル１４がある場合のみ素子の
遅延値の遅延計算を素子遅延計算部１２で行なう。この
遅延情報ファイル１４は、論理回路のレイアウト後の配
線容量値や配線抵抗値等の信号伝達が遅れる要因となる
情報を格納している。
【０００３】次に動作について説明する。まず、論理回
路入力部８で論理シミュレーションを実行する論理回路
の読み込みを行なう。次いで、遅延情報ファイル１４が
あるかどうかを判別部９で判別し、ある場合には、素子
遅延計算部１２で、論理シミュレーション対象素子に対
し遅延計算を行ない、個別の遅延値を与える。最後にそ
の遅延値をもとに論理回路に対する論理シミュレーショ
ンを論理シミュレーション実行部１３で実行し、シミュ
レーションの結果を得る。
路入力部８で論理シミュレーションを実行する論理回路
の読み込みを行なう。次いで、遅延情報ファイル１４が
あるかどうかを判別部９で判別し、ある場合には、素子
遅延計算部１２で、論理シミュレーション対象素子に対
し遅延計算を行ない、個別の遅延値を与える。最後にそ
の遅延値をもとに論理回路に対する論理シミュレーショ
ンを論理シミュレーション実行部１３で実行し、シミュ
レーションの結果を得る。
【０００４】
【発明が解決しようとする課題】従来の論理シミュレー
タは以上のように構成されているので、異なった配線に
よる詳細な遅延値が取り扱えず、これらの遅延値は、そ
の配線につながっている素子に吸収され、素子の持つ遅
延値として取り扱われることになり、実回路の論理シミ
ュレーションを精度よく実行できないなどの問題点があ
った。
タは以上のように構成されているので、異なった配線に
よる詳細な遅延値が取り扱えず、これらの遅延値は、そ
の配線につながっている素子に吸収され、素子の持つ遅
延値として取り扱われることになり、実回路の論理シミ
ュレーションを精度よく実行できないなどの問題点があ
った。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、各素子毎に与えられた素子遅延
値を取り扱うとともに、異なる配線による配線遅延値を
取り扱え、より実回路に即した精度の高いシミュレーシ
ョン機能を有する論理シミュレータの提供を目的とす
る。
ためになされたもので、各素子毎に与えられた素子遅延
値を取り扱うとともに、異なる配線による配線遅延値を
取り扱え、より実回路に即した精度の高いシミュレーシ
ョン機能を有する論理シミュレータの提供を目的とす
る。
【０００６】
【課題を解決するための手段】この発明に係る論理シミ
ュレータは、論理回路のレイアウト後の配線容量値や配
線抵抗値等の信号伝達が遅れる要因となる情報を格納し
た遅延情報ファイル１４に基づいて実際の配線遅延とな
る遅延値を計算する配線遅延計算部１０と、この計算結
果に基づいて異なる配線毎の遅延値を持つノード情報を
格納したノード情報テーブル６，７を自動的に作成する
自動ノード生成部１１と、上記遅延情報ファイル１４に
基づいて論理回路中の素子の遅延値を計算する素子遅延
計算部１２と、上記ノード情報テーブル６，７および上
記素子遅延値に基づいて論理回路に対する論理シミュレ
ーションを実行する論理シミュレーション実行部１３と
を備えたものである。
ュレータは、論理回路のレイアウト後の配線容量値や配
線抵抗値等の信号伝達が遅れる要因となる情報を格納し
た遅延情報ファイル１４に基づいて実際の配線遅延とな
る遅延値を計算する配線遅延計算部１０と、この計算結
果に基づいて異なる配線毎の遅延値を持つノード情報を
格納したノード情報テーブル６，７を自動的に作成する
自動ノード生成部１１と、上記遅延情報ファイル１４に
基づいて論理回路中の素子の遅延値を計算する素子遅延
計算部１２と、上記ノード情報テーブル６，７および上
記素子遅延値に基づいて論理回路に対する論理シミュレ
ーションを実行する論理シミュレーション実行部１３と
を備えたものである。
【０００７】
【作用】配線遅延計算部１０は遅延情報ファイル１４に
基づいて実際の配線遅延となる遅延値を計算する。自動
ノード生成部１１はその計算結果に基づいて異なる配線
毎の遅延値を持つノード情報を格納したノード情報テー
ブル６，７を自動的に作成する。素子遅延計算部１２は
遅延情報ファイル１４に基づいて素子の遅延値を計算す
る。論理シミュレーション実行部１３はノード情報テー
ブル６，７および素子遅延値に基づいて論理回路に対す
る論理シミュレーションを実行する。上記ノード情報テ
ーブル６，７の内容は論理シミュレーションを実行する
際に詳細な遅延値として反映される。
基づいて実際の配線遅延となる遅延値を計算する。自動
ノード生成部１１はその計算結果に基づいて異なる配線
毎の遅延値を持つノード情報を格納したノード情報テー
ブル６，７を自動的に作成する。素子遅延計算部１２は
遅延情報ファイル１４に基づいて素子の遅延値を計算す
る。論理シミュレーション実行部１３はノード情報テー
ブル６，７および素子遅延値に基づいて論理回路に対す
る論理シミュレーションを実行する。上記ノード情報テ
ーブル６，７の内容は論理シミュレーションを実行する
際に詳細な遅延値として反映される。
【０００８】
【実施例】図１はこの発明の一実施例に係る論理シミュ
レータの構成および処理を示すフローチャートである。
図１において、８は動作チェックされる論理回路を読み
込み入力する論理回路入力部、９は外部に遅延情報ファ
イル１４があるかどうかを判別する判別部、１０は遅延
情報ファイル１４に基づいて実際の配線遅延となる遅延
値を計算する配線遅延計算部、１１はその計算結果に基
づいて異なる配線毎の遅延値を持つノード情報を格納し
たノード情報テーブル６，７を自動的に作成する自動ノ
ード生成部、１２は遅延情報ファイル１４に基づいて論
理回路中の素子の遅延値を計算する素子遅延計算部、１
３はノード情報テーブル６，７および素子遅延値に基づ
いて論理回路に対する論理シミュレーションを実行する
論理シミュレーション実行部である。
レータの構成および処理を示すフローチャートである。
図１において、８は動作チェックされる論理回路を読み
込み入力する論理回路入力部、９は外部に遅延情報ファ
イル１４があるかどうかを判別する判別部、１０は遅延
情報ファイル１４に基づいて実際の配線遅延となる遅延
値を計算する配線遅延計算部、１１はその計算結果に基
づいて異なる配線毎の遅延値を持つノード情報を格納し
たノード情報テーブル６，７を自動的に作成する自動ノ
ード生成部、１２は遅延情報ファイル１４に基づいて論
理回路中の素子の遅延値を計算する素子遅延計算部、１
３はノード情報テーブル６，７および素子遅延値に基づ
いて論理回路に対する論理シミュレーションを実行する
論理シミュレーション実行部である。
【０００９】図２は、この実施例の論理シミュレータに
より論理シミュレーションが実行される論理回路の回路
図である。この論理回路はＮＡＮＤ素子とＡＮＤ素子で
構成されている。図２において、１は外部入力ピン、２
は外部出力ピンであり、３はＮＡＮＤ素子、４と５はＡ
ＮＤ素子を表す。これらＮＡＮＤ素子３とＡＮＤ素子
４，５はこの論理回路における構成素子であり、そして
６と７は、この発明を実現させるため、図１における自
動ノード生成部１１によって作成されたＮＡＮＤ素子３
からＡＮＤ素子４へのノード情報テーブルと、ＮＡＮＤ
素子３からＡＮＤ素子５へのノード情報テーブルであ
る。これらのノード情報テーブル６，７は、配線遅延値
を持つ。
より論理シミュレーションが実行される論理回路の回路
図である。この論理回路はＮＡＮＤ素子とＡＮＤ素子で
構成されている。図２において、１は外部入力ピン、２
は外部出力ピンであり、３はＮＡＮＤ素子、４と５はＡ
ＮＤ素子を表す。これらＮＡＮＤ素子３とＡＮＤ素子
４，５はこの論理回路における構成素子であり、そして
６と７は、この発明を実現させるため、図１における自
動ノード生成部１１によって作成されたＮＡＮＤ素子３
からＡＮＤ素子４へのノード情報テーブルと、ＮＡＮＤ
素子３からＡＮＤ素子５へのノード情報テーブルであ
る。これらのノード情報テーブル６，７は、配線遅延値
を持つ。
【００１０】次に上記実施例の動作を図１と図２を参照
しながら説明する。図１において、論理回路入力部８は
従来技術で説明した通りである。次に遅延情報ファイル
１４があったならば、配線遅延計算部１０において、実
際の配線遅延となる遅延値を遅延情報ファイル１４を基
に計算し、自動ノード生成部１１で異なる配線毎の遅延
値を持つノード情報テーブル６，７を作成する。そし
て、素子遅延計算部１２で素子の遅延値の計算を従来技
術で説明した通り行ない、最後に論理シミュレーション
実行部１３はノード情報テーブル６，７が示す配線遅延
値と上記素子遅延値をもとに論理回路に対して論理シミ
ュレーションを実行し、シミュレーション結果を得る。
しながら説明する。図１において、論理回路入力部８は
従来技術で説明した通りである。次に遅延情報ファイル
１４があったならば、配線遅延計算部１０において、実
際の配線遅延となる遅延値を遅延情報ファイル１４を基
に計算し、自動ノード生成部１１で異なる配線毎の遅延
値を持つノード情報テーブル６，７を作成する。そし
て、素子遅延計算部１２で素子の遅延値の計算を従来技
術で説明した通り行ない、最後に論理シミュレーション
実行部１３はノード情報テーブル６，７が示す配線遅延
値と上記素子遅延値をもとに論理回路に対して論理シミ
ュレーションを実行し、シミュレーション結果を得る。
【００１１】図２に示す一実施例において、配線遅延計
算を行なうノード３−４間および３−５間は、それぞれ
異なった配線であるため、遅延値も異なる。したがっ
て、図１の自動ノード生成部１１によって、３−４間に
対してはノード情報テーブル６を作成し、３−５間に対
してはノード情報テーブル７を作成する。これらのノー
ド情報テーブル６，７には、それぞれの配線に対する計
算された遅延値が入る。この情報を基に論理シミュレー
ションが実行されるが、その際、まず、入力パターン信
号が外部入力ピン１より入力され、ＮＡＮＤ素子３をあ
る遅延値で遅延して通過する。そして、ＡＮＤ素子４へ
到達する信号はノード情報テーブル６に記述されている
遅延値で遅延を行ない、ＡＮＤ素子５へ到達する信号は
ノード情報テーブル７に記述されている遅延値で遅延を
行なう。次いで、その信号はＡＮＤ素子４およびＡＮＤ
素子５をある遅延値で遅延して通過し、外部出力ピン２
にシミュレーション結果として表れる。
算を行なうノード３−４間および３−５間は、それぞれ
異なった配線であるため、遅延値も異なる。したがっ
て、図１の自動ノード生成部１１によって、３−４間に
対してはノード情報テーブル６を作成し、３−５間に対
してはノード情報テーブル７を作成する。これらのノー
ド情報テーブル６，７には、それぞれの配線に対する計
算された遅延値が入る。この情報を基に論理シミュレー
ションが実行されるが、その際、まず、入力パターン信
号が外部入力ピン１より入力され、ＮＡＮＤ素子３をあ
る遅延値で遅延して通過する。そして、ＡＮＤ素子４へ
到達する信号はノード情報テーブル６に記述されている
遅延値で遅延を行ない、ＡＮＤ素子５へ到達する信号は
ノード情報テーブル７に記述されている遅延値で遅延を
行なう。次いで、その信号はＡＮＤ素子４およびＡＮＤ
素子５をある遅延値で遅延して通過し、外部出力ピン２
にシミュレーション結果として表れる。
【００１２】以上のように上記実施例によれば、遅延が
取り扱え、外部より配線容量値や配線抵抗値等を読み込
むことにより、遅延値を決定できる機能を持ち、配線の
分岐、引き回し等により、異なる素子間の容量値、抵抗
値から内部で、それらの配線に伴う遅延値の違いを自動
的に認識し、異なる配線遅延毎に、精度の高い論理シミ
ュレーションが行なえる機能を備えた論理シミュレータ
を実現することができる。
取り扱え、外部より配線容量値や配線抵抗値等を読み込
むことにより、遅延値を決定できる機能を持ち、配線の
分岐、引き回し等により、異なる素子間の容量値、抵抗
値から内部で、それらの配線に伴う遅延値の違いを自動
的に認識し、異なる配線遅延毎に、精度の高い論理シミ
ュレーションが行なえる機能を備えた論理シミュレータ
を実現することができる。
【００１３】なお、上記実施例ではＮＡＮＤ素子３から
ＡＮＤ素子４の遅延とＮＡＮＤ素子３からＡＮＤ素子５
の遅延として、ノード情報テーブル６，７を作成した
が、ＮＡＮＤ素子３からＡＮＤ素子４、ＮＡＮＤ素子３
からＡＮＤ素子５へ至る経路で、ＡＮＤ素子４とＡＮＤ
素子５への分岐点で分け、まず分岐点までの遅延値を求
め、それらに対するノード情報テーブルを作成しても良
く、この場合も上記実施例と同様の効果を奏する。
ＡＮＤ素子４の遅延とＮＡＮＤ素子３からＡＮＤ素子５
の遅延として、ノード情報テーブル６，７を作成した
が、ＮＡＮＤ素子３からＡＮＤ素子４、ＮＡＮＤ素子３
からＡＮＤ素子５へ至る経路で、ＡＮＤ素子４とＡＮＤ
素子５への分岐点で分け、まず分岐点までの遅延値を求
め、それらに対するノード情報テーブルを作成しても良
く、この場合も上記実施例と同様の効果を奏する。
【００１４】
【発明の効果】以上のように本発明によれば、遅延情報
ファイルに基づいて実際の配線遅延となる遅延値を計算
し、この計算結果に基づいて異なる配線毎の遅延値を持
つノード情報テーブルを自動的に作成し、そのノード情
報テーブルと素子遅延値に基づいて論理シミュレーショ
ンを実行するように構成したので、各素子毎に与えられ
た素子遅延値、および異なる配線による配線遅延値を取
り扱うことができ、即ち異なる配線による遅延値の違い
をシミュレーションでき、これにより従来に比べ、より
実回路に即した精度の高い論理シミュレーションが可能
になるという効果が得られる。特にＲＣ回路モデルを考
慮した論理シミュレーションが可能になり、より実回路
に即したシミュレーション結果が得られる。
ファイルに基づいて実際の配線遅延となる遅延値を計算
し、この計算結果に基づいて異なる配線毎の遅延値を持
つノード情報テーブルを自動的に作成し、そのノード情
報テーブルと素子遅延値に基づいて論理シミュレーショ
ンを実行するように構成したので、各素子毎に与えられ
た素子遅延値、および異なる配線による配線遅延値を取
り扱うことができ、即ち異なる配線による遅延値の違い
をシミュレーションでき、これにより従来に比べ、より
実回路に即した精度の高い論理シミュレーションが可能
になるという効果が得られる。特にＲＣ回路モデルを考
慮した論理シミュレーションが可能になり、より実回路
に即したシミュレーション結果が得られる。
【図１】この発明の一実施例に係るシミュレータの構成
及び処理を示すフローチャートである。
及び処理を示すフローチャートである。
【図２】この実施例の論理シミュレータにより論理シミ
ュレーションされる論理回路の回路図である。
ュレーションされる論理回路の回路図である。
【図３】従来の論理シミュレータの構成及び処理を示す
フローチャートである。
フローチャートである。
６，７ ノード情報テーブル １０ 配線遅延計算部 １１ 自動ノード生成部 １２ 素子遅延計算部 １３ 論理シミュレーション実行部 １４ 遅延情報ファイル
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年６月２２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】
【発明が解決しようとする課題】従来の論理シミュレー
タは以上のように構成されているので、同一信号内の異
なった配線毎に遅延値が取り扱えず、これらの遅延値
は、その配線につながっている素子に吸収され、素子の
持つ遅延値として取り扱われることになり、実回路の論
理シミュレーションを精度よく実行できないなどの問題
点があった。
タは以上のように構成されているので、同一信号内の異
なった配線毎に遅延値が取り扱えず、これらの遅延値
は、その配線につながっている素子に吸収され、素子の
持つ遅延値として取り扱われることになり、実回路の論
理シミュレーションを精度よく実行できないなどの問題
点があった。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、各素子毎に与えられた素子遅延
値を取り扱うとともに、同一信号内の異なる配線毎の配
線遅延値を取り扱え、より実回路に即した精度の高いシ
ミュレーション機能を有する論理シミュレータの提供を
目的とする。
ためになされたもので、各素子毎に与えられた素子遅延
値を取り扱うとともに、同一信号内の異なる配線毎の配
線遅延値を取り扱え、より実回路に即した精度の高いシ
ミュレーション機能を有する論理シミュレータの提供を
目的とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】以上のように上記実施例によれば、遅延が
取り扱え、外部より配線容量値や配線抵抗値等を読み込
むことにより、遅延値を決定できる機能を持ち、配線の
分岐、引き回し等により、異なる素子間の容量値、抵抗
値から内部で、それらの配線に伴う遅延値の違いを自動
的に認識し、同一信号内でも異なる配線毎に配線遅延値
を扱うことのできる精度の高い論理シミュレーションが
行なえる機能を備えた論理シミュレータを実現すること
ができる。
取り扱え、外部より配線容量値や配線抵抗値等を読み込
むことにより、遅延値を決定できる機能を持ち、配線の
分岐、引き回し等により、異なる素子間の容量値、抵抗
値から内部で、それらの配線に伴う遅延値の違いを自動
的に認識し、同一信号内でも異なる配線毎に配線遅延値
を扱うことのできる精度の高い論理シミュレーションが
行なえる機能を備えた論理シミュレータを実現すること
ができる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】
【発明の効果】以上のように本発明によれば、遅延情報
ファイルに基づいて実際の配線遅延となる遅延値を計算
し、この計算結果に基づいて異なる配線毎の遅延値を持
つノード情報テーブルを自動的に作成し、そのノード情
報テーブルと素子遅延値に基づいて論理シミュレーショ
ンを実行するように構成したので、各素子毎に与えられ
た素子遅延値、および同一信号内の異なる配線による配
線遅延値を取り扱うことができ、即ち同一信号内の異な
る配線による遅延値の違いをシミュレーションでき、こ
れにより従来に比べ、より実回路に即した精度の高い論
理シミュレーションが可能になるという効果が得られ
る。特にＲＣ回路モデルを考慮した論理シミュレーショ
ンが可能になり、より実回路に即したシミュレーション
結果が得られる。
ファイルに基づいて実際の配線遅延となる遅延値を計算
し、この計算結果に基づいて異なる配線毎の遅延値を持
つノード情報テーブルを自動的に作成し、そのノード情
報テーブルと素子遅延値に基づいて論理シミュレーショ
ンを実行するように構成したので、各素子毎に与えられ
た素子遅延値、および同一信号内の異なる配線による配
線遅延値を取り扱うことができ、即ち同一信号内の異な
る配線による遅延値の違いをシミュレーションでき、こ
れにより従来に比べ、より実回路に即した精度の高い論
理シミュレーションが可能になるという効果が得られ
る。特にＲＣ回路モデルを考慮した論理シミュレーショ
ンが可能になり、より実回路に即したシミュレーション
結果が得られる。
Claims (1)
- 【請求項１】 論理回路における論理動作のチェックお
よびタイミング検証を行なうためのシミュレーション動
作を行なう論理シミュレータにおいて、上記論理回路の
レイアウト後の配線容量値や配線抵抗値等の信号伝達が
遅れる要因となる情報を格納した遅延情報ファイルに基
づいて、実際の配線遅延となる遅延値を計算する配線遅
延計算部と、この計算結果に基づいて異なる配線毎の遅
延値を持つノード情報を格納したノード情報テーブルを
自動的に作成する自動ノード生成部と、上記遅延情報フ
ァイルに基づいて上記論理回路中の素子の遅延値を計算
する素子遅延計算部と、上記ノード情報テーブルおよび
上記素子遅延値に基づいて上記論理回路に対する論理シ
ミュレーションを実行する論理シミュレーション実行部
とを備えたことを特徴とする論理シミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3274600A JPH0589198A (ja) | 1991-09-26 | 1991-09-26 | 論理シミユレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3274600A JPH0589198A (ja) | 1991-09-26 | 1991-09-26 | 論理シミユレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0589198A true JPH0589198A (ja) | 1993-04-09 |
Family
ID=17543997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3274600A Pending JPH0589198A (ja) | 1991-09-26 | 1991-09-26 | 論理シミユレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0589198A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105240A (ja) * | 1993-09-30 | 1995-04-21 | Nec Corp | 回路設計装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02183554A (ja) * | 1989-01-10 | 1990-07-18 | Fujitsu Ltd | Ｉｃパターン設計装置 |
| JPH02259881A (ja) * | 1989-03-31 | 1990-10-22 | Hitachi Ltd | 信号遅延時間計算方法 |
-
1991
- 1991-09-26 JP JP3274600A patent/JPH0589198A/ja active Pending
Patent Citations (2)
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