JPH0887532A - 論理回路検証方法及び双方向バッファ回路 - Google Patents

Abstract

(57)【要約】 【目的】 論理シュミレータにて論理回路の機能や動作
を検証する際、利用者の手間を省きながら、検証の精度
を向上する。 【構成】 トライステート出力バッファゲートＢ１及び
入力バッファゲートＢ２でなる双方向バッファ回路１０
を有する論理回路では、前記トライステート出力バッフ
ァゲートＢ１の出力Ｕからの信号Ｉ１と、外部からの信
号ＩＯ１との衝突等に関して、その動作等の検証が困難
である。入出力状態検出回路１２を特に備えることで、
前記信号Ｉ１やＩＯ１の衝突等もより容易に検出するこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、被検証論理回路の構成
を示す回路情報データに基づいて該被検証論理回路を模
擬的に動作させながら、該被検証論理回路のその外部に
対する入出力信号の論理状態を観測し、又、その内部の
ネットの信号の論理状態を観測し、これら観測結果に基
づいて該被検証論理回路の機能や動作を検証する論理回
路検証方法に係り、あるいは、出力用トライステート論
理ゲート及び入力用論理ゲートで構成される双方向バッ
ファ回路に係り、特に、被検証論理回路の機能や動作を
検証する際の、利用者の手間をより省きながら、同時
に、その検証の精度をより向上することができる論理回
路検証方法及び双方向バッファ回路に関する。

【０００２】

【従来の技術】コンピュータ装置が広く普及し、又ソフ
トウエア技術が進歩することによって、例えばＥＷＳ
（engineering workstation ）等のコンピュータ装置を
用いたＣＡＤ（computer aided design ）装置が広く用
いられるようになっている。

【０００３】例えば、集積回路等に組込む論理回路の設
計等にも、このようなＣＡＤ装置が用いられるようにな
っている。集積回路の設計に用いられるＣＡＤ装置は、
例えば階層設計の考え方を基幹とし、例えば隣接する論
理回路素子等の集合によって階層ブロックを定義しなが
ら、又、該階層ブロックに対応するブロックシンボルを
用いながら順次論理回路を設計し、入力していくという
ものである。

【０００４】このような集積回路の設計に用いるＣＡＤ
装置においては、設計された後の論理回路をコンピュー
タ装置上で模擬的に動作させるという、論理シミュレー
ションの機能を備えた、論理シミュレータと称するもの
がある。あるいは、このような集積回路の設計用のＣＡ
Ｄ装置で得られた、設計された回路の回路情報データに
基づいて、他のコンピュータ装置にて論理シミュレーシ
ョンを行う論理シミュレータもある。

【０００５】その集積回路の設計を行うＣＡＤ装置と共
に１つのコンピュータ装置に構成されたものでも、ある
いは別に構成されたものでも、前述のような論理シミュ
レータは、被検証論理回路の構成を示す回路情報デー
タ、例えば構成される素子やその接続を示す回路情報デ
ータに基づいて、その被検証論理回路を模擬的に動作さ
せながら、該被検証論理回路の機能や動作を検証する。
即ち、このように模擬的に動作させながら、該被検証論
理回路のその外部に対する入出力の信号の論理状態を観
測し、又、その内部のネット（配線）の信号の論理状態
を観測し、これら観測結果に基づいて、その被検証論理
回路の機能や動作を検証する。

【０００６】例えば半導体集積回路等では、その機能や
動作を検証するための試作物を得るためには、多くの工
程を要し、多大のコストや時間を要するものである。従
って、前述のような論理シミュレータによれば、設計さ
れた論理回路の回路情報データを中心として、その試作
物がなくても、コンピュータ装置等でその機能や動作を
検証することができ、このため多くの利点を有してい
る。例えば、比較的短期間で、被検証論理回路の機能や
動作について、存在している多くの不具合を見出すこと
ができる。このため、半導体集積回路の設計等に要する
コストや設計期間をより低減することができる。

【０００７】しかしながら、このような論理シミュレー
タにおいて、特に、トライステート出力バッファゲート
等の出力用のトライステート論理ゲート、及び一般的な
入力バッファゲート等の入力用論理ゲートで構成される
双方向バッファ回路を有する被検証論理回路について
は、前記論理シミュレータによる、その機能や動作の検
証の際には種々の工夫を要するものであった。

【０００８】これは、このような双方向入出力バッファ
の出力側は、その信号の伝達が双方向となるためであ
る。即ち、このような双方向バッファ回路の出力がトラ
イステートで論理状態が変化するため、該双方向バッフ
ァ回路の出力の論理状態と、該双方向バッファ回路に対
して外部から入力される論理状態とを、特に区別しなけ
ればならないためである。このような該双方向バッファ
回路では、例えば、その双方向バッファ回路での信号方
向を切換える信号方向切換え信号について、その機能や
動作を検証することが困難となってしまったり、あるい
は不可能となってしまう場合もあった。

【０００９】従来、このような双方向バッファ回路に関
する機能や動作を検証する際、図９に示されるような工
夫を行っている。この図９においては、被検証論理回路
中の双方向バッファ回路１０Ｂの機能や動作を検証する
際、ダミーゲートと称し、バッファゲートＢ３を接続す
るようにしている。これによって、前記双方向バッファ
回路１０Ｂのその双方向入出力ＩＯへ当該双方向バッフ
ァ回路１０Ｂの外部から入出力される双方向信号につい
て、該双方向入出力ＩＯから外部へと、特に信号を出力
するもの（出力Ｏ）と、一方、該双方向入出力へと外部
から、特に信号を入力するもの（入力Ｉ２）とを、明確
に区別できる。

【００１０】この図９のように前記バッファゲートＢ３
を備えることで、前記信号方向切換え信号Ｃを中心とし
た被検証論理回路の検証は、次のように行うことができ
る。

【００１１】（１）論理シミュレーションの際に、前記
図９の信号Ｙの論理状態が不定となってしまった場合：
この場合、前記双方向バッファ回路１０Ｂが出力する
“１”又は“０”の論理状態と、前記バッファゲートＢ
３が出力する“０”又は“１”の論理状態とが衝突して
しまい、且つ相互の論理状態が不一致の場合と判定す
る。このような場合には、前記信号方向切換え信号Ｃに
不具合があって、このため、前記双方向バッファ回路１
０Ｂの前記トライステートバッファゲートＢ１の出力が
ハイインピーダンス状態でなければならないところ、
“１”又は“０”の論理状態となってしまっていると考
えられる。

【００１２】（２）前記信号Ｙがハイインピーダンス状
態となる場合：本来、“１”又は“０”の論理状態とな
る前記信号Ｙがハイインピーダンス状態となってしまう
場合、前記信号方向切換え信号Ｃに不具合が生じてしま
っていると判断し、前記双方向バッファ回路１０Ｂの前
記トライステートバッファゲートＢ１の出力が“１”又
は“０”の論理状態となるところ、ハイインピーダンス
状態となってしまっていると判断する。

【００１３】このように、前記図９に示される如く前記
バッファゲートＢ３をダミーゲートとして設けること
で、前記双方向バッファ回路１０Ｂに関する種々の不具
合を、論理シミュレーションを行いながらなされる論理
回路検証によって見出すことが可能である。

【００１４】一方、前記双方向バッファ回路を有する被
検証回路について、論理シミュレーションを行いながら
その機能や動作の検証、特に前記信号方向切換え信号Ｃ
の動作や機能に関する検証を、シミュレーション結果の
ログや入力パターンに基づいて行うということもなされ
ている。

【００１５】即ち、前記信号方向切換え信号Ｃの論理状
態のログや、前記双方向バッファ回路１０Ｂの前記トラ
イステートバッファゲートＢ１の論理状態（トライステ
ートともなる）のログや、又、該双方向バッファ回路１
０Ｂへ外部から入力される論理状態（トライステートと
もなる）のログや、又、他の入力パターン等、多くのロ
グを相互に比較し、これらの間で矛盾がないか等検討し
ながら、その被検証論理回路の機能や動作を検証すると
いうものである。

【００１６】

【発明が達成しようとする課題】しかしながら、前述の
ように双方向バッファ回路を有する被検証論理回路の動
作や機能を論理シミュレーションにて検証する際、前記
図９のように前記バッファゲートＢ３をダミーゲートと
して設けた場合、次のような問題がある。

【００１７】（１）前記図９の前記双方向バッファ回路
１０Ｂの前記トライステートバッファゲートＢ１の出力
が“１”又は“０”となり、且つ、前記バッファゲート
Ｂ３の出力が“１”又は“０”となってしまい、信号が
衝突してしまうような状態となってしまったとしても、
前記信号Ｙの論理状態が不定とはならない場合がある。
即ち、このように２つの出力が衝突する際、前記トライ
ステートバッファゲートＢ１の論理状態と前記バッファ
ゲートＢ３の論理状態とが一致する場合、前記信号Ｙの
論理状態は不定とはならない。従って、前記信号方向切
換え信号Ｃ等の不具合によってこのように２つの出力が
衝突してしまったとしても、衝突する２つの論理状態が
一致してしまう場合、前記信号Ｙが不定とはならないた
め、その不具合を検出することはできない。

【００１８】（２）前記図９の前記バッファゲートＢ３
を設けることで、被検証論理回路の動作条件が実際と異
なってしまう。前記バッファゲートＢ３はダミーゲート
であり、本来のその被検証論理回路には存在しないもの
である。従って、このような該バッファゲートＢ３を設
けることで、該バッファゲートＢ３が接続される配線の
配線容量（論理シミュレーションでは仮配線容量）の値
や、レイアウト等が、本来の前記被検証論理回路と異な
ってしまう。このため、論理回路検証の際の論理シミュ
レーションの、例えば動作タイミング等の精度が低下し
てしまう。このような問題を低減するため、前記バッフ
ァゲートＢ３を設けたことによる影響を無視する処理を
行って、前記バッファゲートＢ３を設けたことによる仮
配線容量やレイアウトの変化のバックアノテーションを
行うことも考えられる。しかしながら、このような処理
のための工数や時間が増大してしまう。特に、大規模回
路では、このような工数や時間の増大は無視できないも
のとなってしまう。

【００１９】一方、前記双方向バッファ回路を有する前
記被検証論理回路の論理シミュレーションを行いながら
その機能や動作を検証する際に、特に、前述のようにそ
の論理シミュレーション結果のログに基づいて行うよう
にした場合、次のような問題がある。

【００２０】（１）例えば前記図９や後述する図１に示
す前記双方向バッファ回路１０Ｂにおいて、前記信号方
向切換え信号Ｃの論理状態が変化してから、前記トライ
ステートバッファゲートＢ１の出力の論理状態が変化す
るまでには遅れ時間がある。しかしながら、前記信号方
向切換え信号Ｃの論理状態のログや、前記トライステー
トバッファゲートＢ１の出力の論理状態のログや、更に
は前記双方向バッファ回路１０Ｂの双方向入出力ＩＯへ
外部から入力される信号の論理状態のログ等、これらロ
グを比較し検討する際、このような遅れ時間を考慮する
ことはほとんどできない。このため、その機能や動作の
検証の精度が低下してしまうという問題がある。

【００２１】（２）対象となる論理シミュレーション結
果のログが一般に膨大となってしまい、このような膨大
なログを解析するための時間が増大してしまうという問
題がある。特に、被検証論理回路の回路規模が大きくな
るほど、又、検証時の論理シミュレーションの時間が長
くなるほど、その結果のログは増大してしまい、これに
伴なって該ログに基づいた解析に要する処理時間等は増
大してしまう。

【００２２】本発明は、前記従来の問題点を解決するべ
くなされたもので、被検証論理回路の機能や動作を検証
する際の、利用者の手間をより省きながら、同時に、そ
の検証の精度をより向上することができる論理回路検証
方法及びこのような論理回路検証方法に用いられる双方
向バッファ回路を提供することを目的とする。

【００２３】

【課題を達成するための手段】まず、本願の第１発明の
論理回路検証方法は、被検証論理回路の構成を示す回路
情報データに基づいて該被検証論理回路を模擬的に動作
させながら、該被検証論理回路のその外部に対する入出
力信号の論理状態を観測し、又、その内部のネットの信
号の論理状態を観測し、これら観測結果に基づいて該被
検証論理回路の機能や動作を検証する論理回路検証方法
において、出力用トライステート論理ゲート及び入力用
論理ゲートで構成される双方向バッファ回路を有する前
記被検証論理回路に対して、前記出力用トライステート
論理ゲートの出力をＵとし前記入力用論理ゲートの入力
をＶとし、又、論理回路検証時以外の通常時には前記出
力Ｕ及び前記入力Ｖが接続される、前記双方向バッファ
回路の双方向入出力をＩＯとした場合に、これら出力
Ｕ、入力Ｖ及び双方向入出力ＩＯにあって、その入力Ｉ
１が前記出力Ｕに接続され、その出力Ｙ１が前記入力Ｖ
に接続され、その双方向入出力ＩＯ１が前記双方向入出
力ＩＯに接続される、これら入力Ｉ１、出力Ｙ１及び双
方向入出力ＩＯ１を有する入出力状態検証回路を少なく
とも前記論理回路検証時に設け、該入出力状態検証回路
によって、その前記入力Ｉ１へ入力される論理状態及び
その前記双方向入出力ＩＯ１へ入力される論理状態に基
づいて、その前記出力Ｙ１から出力される論理状態を決
定すると共に、その前記双方向入出力ＩＯ１から出力さ
れる論理状態を決定しながら前記被検証論理回路を動作
させながら、前記入力Ｉ１及び前記双方向入出力ＩＯ１
の信号の論理状態を観測し、前記被検証論理回路の機能
や動作を検証するようにしたことにより、前記課題を達
成したものである。

【００２４】又、前記第１発明の論理回路検証方法にお
いて、前記入力Ｉ１の論理状態及び前記双方向入出力Ｉ
Ｏ１の論理状態が同一の確定値の場合に、論理回路検証
に活用する第１エラー情報を生成し、又、これら入力Ｉ
１の論理状態及び双方向入出力ＩＯ１の論理状態がいず
れもハイインピーダンスの場合に、論理回路検証に活用
する第２エラー情報を生成することにより、前記課題を
達成すると共に、より最低限のエラー情報のみを生成す
ることで、前記双方向バッファ回路以外の部分をも含め
た全体的な論理回路検証の作業能率をより向上するよう
にしたものである。

【００２５】又、本願の第２発明の論理回路検証方法
は、被検証論理回路の構成を示す回路情報データに基づ
いて該被検証論理回路を模擬的に動作させながら、該被
検証論理回路のその外部に対する入出力信号の論理状態
を観測し、又、その内部のネットの信号の論理状態を観
測し、これら観測結果に基づいて該被検証論理回路の機
能や動作を検証する論理回路検証方法において、出力用
トライステート論理ゲート及び入力用論理ゲートで構成
される双方向バッファ回路を有する前記被検証論理回路
に対して、まず、前記出力用トライステート論理ゲート
について、その入力する論理状態に基づいて、信号の遅
延時間をも配慮しながら、その出力するバッファ側論理
状態Ｉ１を求め、又、前記出力用トライステート論理ゲ
ートの出力及び前記入力用論理ゲートの入力が共に接続
された、前記双方向バッファ回路の双方向入出力ＩＯへ
と、該双方向バッファ回路の外部から入力される対バッ
ファ論理状態ＩＯ１を求め、前記バッファ側論理状態Ｉ
１及び前記対バッファ論理状態ＩＯ１に基づいて、論理
回路検証に活用するエラー情報を生成するようにしたこ
とにより、前記課題を達成したものである。

【００２６】一方、本願の第３発明の双方向バッファ回
路は、出力用トライステート論理ゲート及び入力用論理
ゲートで構成される双方向バッファ回路において、前記
出力用トライステート論理ゲートの出力をＵとし、前記
入力用論理ゲートの入力をＶとし、又、前記双方向バッ
ファ回路の双方向入出力をＩＯとした場合に、これら出
力Ｕ、入力Ｖ及び双方向入出力ＩＯにあって、その入力
Ｉ１が前記出力Ｕに接続され、その出力Ｙ１が前記入力
Ｖに接続され、その双方向入出力ＩＯ１が前記双方向入
出力ＩＯに接続される、これら入力Ｉ１、出力Ｙ１及び
双方向入出力ＩＯ１を有する入出力状態検出回路を備え
るようにし、又、該入出力状態検出回路は、その前記入
力Ｉ１へ入力される論理状態及びその前記双方向入出力
ＩＯ１へ入力される論理状態に基づいて、その前記出力
Ｙ１から出力される論理状態を決定すると共に、その前
記双方向入出力ＩＯ１から出力される論理状態を決定す
るものであることにより、前記課題を達成することがで
きる、前記第１発明の論理回路検証方法あるいは前記第
２発明の論理回路検証方法等に用いることができる双方
向バッファ回路を提供したものである。

【００２７】

【作用】図１は、一般的な双方向バッファの回路図であ
る。

【００２８】この図１に示される如く、双方向バッファ
１０Ｂは、トライステート出力バッファゲートＢ１と、
入力バッファゲートＢ２とにより構成されている。

【００２９】又、前記トライステート出力バッファゲー
トＢ１の出力をＵとし、前記入力バッファゲートＢ２の
入力をＶとした場合、前記出力Ｕ及び前記入力Ｖは、前
記双方向バッファ１０Ｂの双方向入出力ＩＯへ接続され
ている。又、前記トライステート出力バッファゲートＢ
１の入力は、該双方向バッファ１０Ｂの入力Ｉとされて
いる。前記入力バッファゲートＢ２の出力は、該双方向
バッファ１０Ｂの出力Ｙとされている。

【００３０】このような双方向バッファ回路１０Ｂを有
する被検証回路の機能や動作を検証する際、前記第１発
明〜前記第３発明では、前記トライステート出力バッフ
ァゲートＢ１の出力する論理状態や、該双方向バッファ
１０Ｂの前記双方向入出力ＩＯへと、該双方向バッファ
１０Ｂの外部から入力される論理状態を観測しながら、
その機能や動作を検証するようにしている。

【００３１】又、これに限定されるものではないが、前
記トライステート出力バッファゲートＢ１の前記出力Ｕ
の論理状態は、該トライステート出力バッファゲートＢ
１が入力する論理状態に基づいて求めることができる。

【００３２】このため、まず、前記第１発明において
は、図２に示す如く、少なくとも論理回路検証時には、
その被検証論理回路中の双方向バッファ回路１０へと、
特に入出力状態検出回路１２を設けるようにしている。

【００３３】該入出力状態検出回路１２は、入力Ｉ１、
出力Ｙ１及び双方向入出力ＩＯ１を有する。又、該入出
力状態検出回路１２は、前記トライステート出力バッフ
ァゲートＢ１の前記出力Ｕに対してその入力Ｉ１が接続
され、前記入力バッファゲートＢ２の前記入力Ｖに対し
てその前記出力Ｙ１が接続されている。又、前記双方向
入出力ＩＯへと、該入出力状態検出回路１２のその前記
双方向入出力ＩＯ１が接続されている。

【００３４】このように接続される前記入出力状態検出
回路１２の動作は、まず、該入出力状態検出回路１２が
設けられている当該双方向バッファ回路１０が、前記双
方向バッファ回路１０Ｂと同一の動作をするようになさ
れる。従って、前記入出力状態検出回路１２にあって、
その前記入力Ｉ１へ入力される論理状態、及びその前記
双方向入出力ＩＯ１へ入力される論理状態に基づいて、
その前記出力Ｙ１から出力される論理状態が決定され
る。又、前記入力Ｉ１へ入力される論理状態、及び前記
双方向入出力ＩＯ１へ入力される論理状態に基づいて、
その前記双方向入出力ＩＯ１から出力される論理状態が
決定される。

【００３５】同時に、このような前記入出力状態検出回
路１２にあって、前記第１発明では、前記入力Ｉ１の信
号の論理状態及び前記双方向入出力ＩＯ１の信号の論理
状態を観測し、前記被検証論理回路の機能や動作を検証
するようにしている。

【００３６】例えば、従来から用いられている論理シミ
ュレータでも、前記トライステート出力バッファゲート
Ｂ１の前記出力Ｕについて、その論理状態が“１”、
“０”あるいはハイインピーダンス状態であるか求める
ことができる。更には、該出力Ｕの論理状態が不定であ
るか求めることも可能である。

【００３７】一方、前記双方向バッファ回路１０の外部
から入力され、前記双方向入出力ＩＯ１へ入力される論
理状態についても、従来から用いられる論理シミュレー
タによって、これが“１”、“０”あるいはハイインピ
ーダンス状態であるか求めることができる。更には、従
来の論理シミュレータでも、該双方向入出力ＩＯ１へ入
力される論理状態が不定であるか求めることも可能であ
る。

【００３８】ここで、前記第１発明では、これら前記入
力Ｉ１の論理状態や、前記双方向入出力ＩＯ１の論理状
態を観測しながら、このような前記双方向バッファ回路
１０が用いられる被検証論理回路の機能や動作を検証す
ることができる。

【００３９】なお、前記第２発明は、考え方として前記
第１発明に類似しており、基本的には同じである。即
ち、まず、前記第１発明は、このような前記図２に示さ
れるような特に前記入出力状態検出回路１２を有する、
前記双方向バッファ回路１０を用いた論理回路検証方法
である。これに対して、前記第２発明については、前記
第１発明と同様の原理に基づき、仮想的に前記入出力状
態検出回路１２を考え、同様な論理回路の機能や動作の
検証を行っている。

【００４０】即ち、前記第２発明については、前記トラ
イステート出力バッファゲートＢ１について、その入力
する論理状態に基づいて、信号の遅延時間をも配慮しな
がら、その前記出力Ｕの論理状態（バッファ側論理状態
Ｉ１）を求めている。又、該第２発明では、前記双方向
バッファ回路１０の外部から入力される、前記双方向入
出力ＩＯ１へと入力されるような論理状態（対バッファ
論理状態ＩＯ１）を求めるようにしている。又、このよ
うにして求められた論理状態Ｉ１及びＩＯ１に基づい
て、論理回路検証に活用するエラー情報を生成するよう
にしている。

【００４１】又、前記第３発明の双方向バッファ回路
は、特に前記第１発明に用いられる前記双方向バッファ
回路１０である。即ち、前記トライステート出力バッフ
ァゲートＢ１及び前記入力バッファゲートＢ２に加え、
前述のような前記入出力状態検出回路１２を備えたもの
である。

【００４２】なお、前記第１発明〜前記第３発明におい
て、例えば前記図２に示される前記トライステート出力
バッファゲートＢ１や前記入力バッファゲートＢ２につ
いては、文字通りのバッファゲートに限定されるもので
はない。即ち、前記トライステート出力バッファゲート
Ｂ１は、トライステートの出力であればよく、例えばト
ライステート出力のＡＮＤ論理ゲート等であってもよ
く、又トライステート出力のＯＲ論理ゲートであっても
よい。同様に、前記入力バッファゲートＢ２について
も、単なるバッファゲートに限定されるものではなく、
より多機能とし、例えばＡＮＤ論理ゲートやＯＲ論理ゲ
ート等としてもよい。

【００４３】このような前記第１発明〜前記第３発明に
よれば、前記図９に示したようなダミーゲートとなる前
記バッファゲートＢ３を用いて論理回路の機能や動作を
検出する場合に比べ、次のような利点を有する。

【００４４】即ち、前記入力Ｉ１の信号の論理状態及び
前記双方向入出力ＩＯ１の信号の論理状態の観測に基づ
いて論理回路の機能や動作を検証する際に、前記トライ
ステート出力バッファゲートＢ１の出力と、当該双方向
バッファ回路の双方向入出力ＩＯへ外部からの入力と
が、同一の論理状態で衝突するような場合であっても、
その不具合を検出することが可能である。又、前記図９
の前記バッファゲートＢ３のようなダミーゲートを用い
ないため、このようなダミーゲートによって、配線容量
（論理シミュレーションでは仮配線容量）等の動作条件
に変動を与えてしまうこともない。

【００４５】又、前記第１発明〜前記第３発明によれ
ば、前述したような、論理シミュレーション結果のログ
を中心とした従来の論理回路の機能や動作の検証と比べ
て、次のような利点を有している。

【００４６】即ち、前記トライステートバッファＢ１の
前記出力Ｕから出力される論理状態は、論理シミュレー
タで求められ、信号や動作の遅延時間をも配慮しながら
前記トライステート出力バッファゲートＢ１へ入力され
る論理状態に基づいて求められる。このため、前記第１
発明〜前記第３発明によれば、各論理ゲートの実際の動
作タイミングに従った、被検証論理回路の機能や動作の
検証を行うことが可能である。又、論理シミュレーショ
ン結果のログを解析するというものではないため、ログ
解析に要する処理時間を削減することができる。

【００４７】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００４８】図３は、前記第１発明あるいは前記第２発
明を適用しながら論理回路の検証がなされる、前記第３
発明が適用された双方向バッファ回路を有する被検証論
理回路の実施例の回路図である。

【００４９】この図３に示される如く、本実施例の被検
証論理回路１４は、信号入力端子ＣＩＮと、信号方向切
換え信号入力端子ＣＴＬと、信号出力端子ＣＯＵＴと、
双方向入出力端子ＩＯとを有する。又、該被検証論理回
路１４は、前記第３発明が適用された双方向バッファ回
路１０に加え、インバータゲートＩＶ１及びＩＶ２を有
する。又、これらインバータゲートＩＶ１及びＩＶ２又
双方向バッファ回路１０には、この順に、“Ｉ１”、
“Ｉ２”、“Ｉ３”の、該被検証論理回路１４において
各論理ゲートを識別するインスタンス名が付されてい
る。

【００５０】なお、これら端子ＣＩＮ、ＣＴＬ、ＣＯＵ
Ｔ及びＩＯにおいて、それぞれの信号についても同符号
を用いる。なお、前記双方向バッファ回路１０は、前記
図２に示したものであり、前記入出力状態検出回路１２
を有する。

【００５１】図４は、本実施例の前記被検証論理回路の
動作例を示すタイムチャートである。

【００５２】この図４のタイムチャートにおいて、まず
時刻０から時刻２０の期間では、前記双方向切換え信号
ＣＴＬはＬ状態である。従って、前記双方向バッファ回
路１０の前記トライステート出力バッファゲートＢ１の
出力は、当該双方向バッファ回路１０の入力Ｉへ入力さ
れる論理状態と同一であり、該トライステート出力バッ
ファゲートＢ１の入力へ入力される論理状態と同一とな
る。

【００５３】従って、時刻０から時刻１０までの期間で
は、Ｈ状態の入力信号ＣＩＮが前記インバータＩＶ１へ
入力され、又該インバータゲートＩＶ１にて反転される
ため、前記トライステート出力バッファゲートＢ１から
はＬ状態が出力される。この時刻０から時刻１０までの
期間、外部から入力される双方向入出力信号ＩＯはＨ状
態であるため、該双方向入出力信号ＩＯは前記トライス
テートバッファＢ１の出力と衝突する。このとき、前記
トライステートバッファＢ１の前記出力Ｕの論理状態は
“Ｌ状態”であり、一方、前記双方向入出力信号ＩＯの
論理状態はＨ状態である。従って、最終的な該双方向入
出力信号ＩＯは不定となる。

【００５４】次に、時刻１０から時刻２０までの期間、
Ｌ状態の前記入力信号ＣＩＮは前記インバータＩＶ１で
反転される。従って、前記トライステート出力バッファ
ゲートＢ１の前記出力Ｕからは、Ｈ状態の論理状態が出
力される。該出力Ｕの論理状態は、ハイインピーダンス
状態ではない前記双方向入出力信号ＩＯと衝突してしま
う。ここで、該出力Ｕの論理状態はＨ状態であり、前記
双方向入出力信号ＩＯの論理状態もＨ状態であるため、
最終的な該双方向入出力信号ＩＯもＨ状態となる。

【００５５】続いて、時刻２０から時刻４０までの期
間、前記信号方向切換え信号ＣＴＬはＨ状態となる。従
って、前記双方向バッファ回路１０中の前記トライステ
ート出力バッファゲートＢ１のその出力Ｕはハイインピ
ーダンス状態となる。

【００５６】ここで、時刻２０から時刻３０までの期
間、外部からの前記双方向入出力信号ＩＯはハイインピ
ーダンス状態である。従って、前記トライステート出力
バッファゲートＢ１のその出力Ｕと共に、このような外
部からの前記双方向入出力信号ＩＯは、共にハイインピ
ーダンス状態となってしまう。

【００５７】続いて時刻３０から時刻４０までの期間で
は、外部から入力される前記双方向入出力信号ＩＯはＬ
状態である。このとき、前記トライステート出力バッフ
ァゲートＢ１の出力はハイインピーダンス状態であるた
め、最終的な該双方向入出力信号ＩＯについても、外部
から入力された論理状態、即ちＬ状態となる。

【００５８】以上、この図４のタイムチャートで示した
動作例では、合計３個の不具合と思われる信号状態が観
測される。

【００５９】即ち、第１に、時刻０から時刻１０にあっ
て、前記トライステート出力バッファゲートＢ１のその
出力Ｕと、外部からの前記双方向入出力信号ＩＯとが衝
突してしまっている。第２に、時刻１０から時刻２０に
おいても、同様に前記出力Ｕと外部からの前記双方向入
出力信号ＩＯとが衝突してしまっている。第３に、時刻
２０から時刻３０の期間において、前記トライステート
出力バッファゲートＢ１のその出力Ｕと共に、外部から
の前記双方向入出力信号が、共にハイインピーダンス状
態となってしまっている。

【００６０】図５は、本実施例の論理回路検証方法にお
ける主要部の処理を示すフローチャートである。

【００６１】この図５においては、本実施例において、
特に前記第１発明及び前記第２発明の論理回路検証方法
が適用される部分を中心とした処理を示している。即
ち、被検証論理回路の特に双方向バッファ回路に関する
不具合の有無を検証する処理を中心として示されてい
る。

【００６２】この図５のフローチャートにおいて、まず
ステップＳ１１０では、処理要求のイベントが発生した
か否かを判定している。このイベントは、信号の論理状
態の、特にその変化時に発生する。例えば、このような
イベントは、前記図２に示される、前記トライステート
バッファＢ１から出力される信号Ｉ１の論理状態が変化
するか、あるいは、前記双方向バッファ回路１０の外部
から入力される前記信号ＩＯ１の論理状態に変化が生じ
た場合に発生する。該ステップＳ１１０において、イベ
ント発生時には次にステップＳ１１２へ進み、イベント
が発生していないと判定された場合、該ステップＳ１１
０の前方へ分岐する。

【００６３】次にステップＳ１１２では、イベント発生
の判定に応じ、論理状態が変化した信号のその論理状態
を含め、必要な信号の論理状態を取り出す。例えば、前
記信号Ｉ１やＩＯ１についてイベントの発生が判定され
た場合、そのときの前記信号Ｉ１及びＩＯ１の論理状態
を取り出す。これら信号Ｉ１及びＩＯ１の論理状態は、
いずれもトライステートであり、“１”、“０”及びハ
イインピーダンス状態の、これらのいずれかの論理状態
に加え、本実施例では特に“不定”の論理状態をも有す
る。この不定の論理状態は、信号の衝突等によってその
論理状態が定まらないものである。

【００６４】この後、続くステップＳ１１４及びＳ１２
０については、前記第１発明〜前記第３発明が適用され
る、特有の処理を行う。即ち、前記双方向バッファ回路
１０の特に前記入出力状態検出回路１２に入力される、
前記信号Ｉ１及びＩＯ１に関する処理をする。

【００６５】まず、ステップＳ１１４では、前記信号Ｉ
１及びＩＯ１の論理状態が、いずれも確定値であるか否
か判定する。即ち、これら信号Ｉ１及びＩＯ１の論理状
態が同一の論理状態ではないとしても、いずれも、それ
ぞれ“１”又は“０”の論理状態となっているか否かを
判定する。このような判定の結果、これら信号Ｉ１及び
ＩＯ１がいずれも確定値であれば、次にステップＳ１１
６へ進み、いずれか一方でも確定値ではない場合にはス
テップＳ１２０へ進む。

【００６６】ステップＳ１２０では、前記信号Ｉ１及び
ＩＯ１の論理状態が、いずれもハイインピーダンス状態
であるか否か判定する。これら信号Ｉ１及びＩＯ１の論
理状態がいずれもハイインピーダンス状態であれば、次
にステップＳ１１６へ進む。一方、少なくともいずれか
一方がハイインピーダンス状態ではない場合には、ステ
ップＳ１１０の前方へ分岐する。

【００６７】ここで、ステップＳ１１６は、前記信号Ｉ
１は前記信号ＩＯ１の論理状態に応じたエラーメッセー
ジを出力する。このエラーメッセージは、論理回路の機
能や動作の検証に用いられる。又、そのエラーメッセー
ジについて、例えばその内容等については、図６や図７
を用いて詳しく後述する。

【００６８】図６は、本実施例に用いられる前記入出力
状態検出回路の動作を示す、その入出力信号や出力メッ
セージテーブルポインタＭＴＰの対応テーブルを示す線
図である。

【００６９】この図６においては、まず、前記入出力状
態検出回路１２へ入力される前記信号Ｉ１及びＩＯ１の
論理状態の組合せに対する、該入出力状態検出回路１２
から出力される前記信号ＩＯ１の論理状態及び前記信号
Ｙ１の論理状態が示されている。更に、この図６におい
ては、前記入出力状態検出回路１２に入力される前記信
号Ｉ１及びＩＯ１の論理状態の組合せに対する、前記出
力メッセージテーブルポインタＭＴＰの値が示されてい
る。

【００７０】該出力メッセージテーブルポインタＭＴＰ
は、後述する図７の出力メッセージテーブルの検索に用
いられる。即ち、該出力メッセージテーブルポインタＭ
ＴＰは、前記出力メッセージテーブルのアドレスであ
る。該出力メッセージテーブルポインタＭＴＰの値が
“１”又は“２”であれば、前記出力メッセージテーブ
ルで、これに対応するメッセージ内容が得られる。一
方、該出力メッセージテーブルポインタＭＴＰが“−”
であれば、該ポインタＭＴＰのその値は具体的には
“０”であり、特にエラーメッセージの出力は行わな
い。

【００７１】この図６において、まず、前記入出力状態
検出回路１２に入力される前記信号Ｉ１が“１”、
“０”、“Ｘ（不定）”あるいは“Ｚ（ハイインピーダ
ンス状態）”の論理状態であって、且つ、同じく前記入
出力状態検出回路１２へ外部から入力される前記信号Ｉ
Ｏ１がこのときの前記信号Ｉ１と同一の“１”、
“０”、“Ｘ”又は“Ｚ”の論理状態の場合、該入出力
状態検出回路１２から出力される前記信号ＩＯ１の論理
状態、及び前記信号Ｙ１の論理状態は、いずれも“Ｘ”
となる。

【００７２】又、前記入出力状態検出回路１２へ入力さ
れる前記信号Ｉ１あるいはＩＯ１の論理状態の、いずれ
か一方のみが“Ｚ”であって、他方が“１”又は“０”
の確定値である場合、該確定値が前記信号ＩＯ１及びＹ
１の論理状態として出力される。

【００７３】又、前記入出力状態検出回路１２へ入力さ
れる前記信号Ｉ１及びＩＯ１の論理状態がいずれも
“Ｚ”の場合、このとき出力される前記信号ＩＯ１及び
Ｙ１の論理状態はいずれも“Ｚ”となる。

【００７４】又、この図６において、入力される前記信
号Ｉ１及びＩＯ１の論理状態がいずれも“０”である場
合、あるいはいずれも“１”である場合、前記出力メッ
セージテーブルポインタＭＴＰの値は“１”となる。

【００７５】又、入力される前記信号Ｉ１及びＩＯ１の
論理状態がいずれも“Ｚ”の場合、前記出力メッセージ
テーブルポインタＭＴＰの値は“２”となる。

【００７６】以上説明したように、前記入出力状態検出
回路１２へ入力される前記信号Ｉ１及びＩＯ１の論理状
態に応じて、該入出力状態検出回路１２から出力される
前記信号ＩＯ１及びＹ１の論理状態が設定されることが
できる。これによって、該入出力状態検出回路１２が設
けられている前記双方向バッファ回路１０の動作を、例
えば前記図１に示す従来の前記双方向バッファ回路１０
Ｂと同等とすることができる。又、より詳しく後述する
ようなエラーメッセージについて、論理回路の検証によ
り有効なものをより適確に選択し、出力することができ
る。

【００７７】図７は、本実施例で用いられる出力メッセ
ージテーブルを示す線図である。

【００７８】この図７においては、前記図６を用い前述
した前記出力メッセージテーブルポインタＭＴＰの値を
アドレスとして参照される、本実施例で出力されるエラ
ーメッセージの内容が記憶されたテーブルが示されてい
る。

【００７９】この図７において、前記出力メッセージテ
ーブルポインタＭＴＰの値が“１”の場合、前記図２に
示す前記双方向バッファ回路１０において、前記トライ
ステート出力バッファゲートＢ１が出力する前記信号Ｉ
１と、外部から入力される前記信号ＩＯ１とが衝突する
ことを示すメッセージ、即ち“ＣＯＮＦＬＩＣＴ ＥＲ
ＲＯＲ：・・・”のメッセージが参照され取り出され
る。又、前記出力メッセージテーブルポインタＭＴＰの
値が“２”の場合、前記トライステート出力バッファゲ
ートＢ１が出力する前記信号Ｉ１の論理状態がハイイン
ピーダンス状態であると共に、前記双方向バッファ回路
１０の外部から入力される前記信号ＩＯ１の論理状態が
ハイインピーダンス状態であることで、該双方向バッフ
ァ回路１０から出力される前記信号ＩＯ及びＹに不具合
があることを示すエラーメッセージ、即ち“ＤＩＳＡＢ
ＬＥ ＥＲＲＯＲ：・・・”のエラーメッセージが参照
され取り出される。

【００８０】なお、これらのエラーメッセージにおい
て、“Ｉnstance ”のメッセージと共に、変数“＄inst
ance”にて参照されるインスタンス名（インスタンス番
号（論理回路の論理ゲート等に付される番号））のメッ
セージが得られる。更に、“pin ”のメッセージと共
に、変数“＄io”で参照されるピン番号（あるいはＩＯ
番号）が得られる。又、“at time ”のメッセージと共
に変数“＄time”にて参照されるイベント発生時刻のメ
ッセージも得られる。

【００８１】図８は、本実施例で印字出力されるエラー
メッセージの一例を示す線図である。

【００８２】この図８においては、前記図４のタイムチ
ャートに示した動作例において得られたエラーメッセー
ジの印字例が示されている。該印字例は、３行でなる。

【００８３】これら３行のエラーメッセージのうち、ま
ず第１行は、前記図４のタイムチャートにおける時刻０
で、前記入力信号ＣＩＮの論理状態が変化することで前
記信号Ｉ１の論理状態が変化するか、あるいは外部から
入力される前記双方向入出力信号ＩＯが変化することで
前記信号ＩＯ１が変化し、これに伴ってイベントが発生
した時に得られたエラーメッセージである。このエラー
メッセージによって、インスタンスＩ３のピンＩＯにて
“ＣＯＮＦＬＩＣＴ ＥＲＲＯＲ”が発生したことが示
される。このインスタンスＩ３は前記双方向バッファ回
路１０であり、エラーメッセージの“ピンＩＯ”は該双
方向バッファ回路１０のものである。このエラーメッセ
ージは、前述したように、前記図４のタイムチャートに
おける時刻０から時刻１０の期間での、前記信号Ｉ１と
前記信号ＩＯ１との衝突の、特にその発生を示すエラー
である。

【００８４】続いて前記図８の第２行は、前記図４のタ
イムチャートの時刻１０で、前記入力信号ＣＩＮの論理
状態が変化し、前記信号Ｉ１の論理状態が変化すること
でイベントが発生した時に得られたエラーを示すエラー
メッセージである。この第３行についても、“インスタ
ントＩ３”や、その“ピンＩＯ”に関するものである。
又、このエラーメッセージは、前記図４の時刻１０から
時刻２０までの期間に生じた、前述のような前記信号Ｉ
１と前記信号ＩＯ１との衝突の、特にその発生を示すも
のである。

【００８５】続いて、前記図８の第３行では、前記図４
の時刻２０において前記双方向入出力信号ＩＯの論理状
態が変化することで、前記信号ＩＯ１の論理状態が変化
して発生したイベント発生時に得られたエラーを示すエ
ラーメッセージである。このエラーメッセージで示され
るものも、前記インスタンスＩ３の前記ピンＩＯに関す
るものである。又、このエラーメッセージは、前記図４
の時刻２０から時刻３０の期間で生じる、前記信号Ｉ１
の論理状態と前記信号ＩＯ１の論理状態とが共にハイイ
ンピーダンス状態となってしまうというエラーを示すも
のである。

【００８６】以上説明したとおり、本実施例によれば、
前記第３発明が適用された双方向バッファ回路を用いな
がら、前記第１発明や前記第２発明の適用された論理回
路検証を行うことができる。特に、本実施例において、
前記図８に示したようなエラーメッセージを印字出力す
ることができるため、前記被検証論理回路１４の動作
や、該被検証論理回路１４へと入力される信号で問題と
なるものがあった場合、特にその前記双方向バッファ回
路１０について問題となるものがあった場合、その発生
時刻と共に、その問題に関する情報をエラーメッセージ
として印字出力することが可能である。従って、前記被
検証論理回路１４の機能や動作、又該被検証論理回路１
４へ入力される信号の異常の検証を能率良く行うことが
可能である。

【００８７】なお、例えば以上説明したような機能や動
作の検証時には、前述のように前記入出力状態検出回路
１２を有する前記双方向バッファ回路１０を用いてい
る。しかしながら、このような検証後、実際にその前記
被検証論理回路１４を用いる際には、該双方向バッファ
回路１０を、前記図１に示した前記入出力状態検出回路
１２を含まない前記双方向バッファ回路１０Ｂへ置き換
えることもできる。これによって、前記入出力状態検出
回路１２を含まない分、集積度の向上、動作速度の向上
を図ることができる。

【００８８】又、このような前記双方向バッファ回路１
０から前記双方向バッファ回路１０Ｂへの置き換え、更
に、機能や動作の検証に先立って行う前記双方向バッフ
ァ回路１０Ｂを前記双方向バッファ回路１０へ置き換え
る置き換え等は、例えばＣＡＤ装置内で自動的に行うこ
とも可能である。このように自動化することで、その利
用者の手間をより省くことが可能である。

【００８９】なお、本実施例においては、前記図６を用
いて前述した如く、前記信号Ｉ１の確定値の論理状態と
前記信号ＩＯ１の確定値の論理状態とが衝突してしまっ
たとしても、衝突した論理状態が相互に同一でない場
合、エラーメッセージの出力を省略している。これは、
このようにエラーメッセージを省略したとしても、この
ように異なる論理状態の衝突では前記双方向バッファ回
路１０から出力される前記信号ＩＯ１やＹ１の論理状態
は“不定（Ｘ）”となるため、このような不定の論理状
態のその一連の論理回路中での伝播によってその不具合
を捕らえることができるためである。このように必要最
低限のエラーメッセージのみ出力することで、より重要
なエラーメッセージのみ利用者に示すことができる。特
に、従来では検出できなかったような不具合について、
このようなエラーメッセージにてその有無を利用者は容
易に把握することができる。

【００９０】

【発明の効果】以上説明した通り、本発明によれば、被
検証論理回路の機能や動作を検証する際の、利用者の手
間をより省きながら、同時に、その検証の精度をより向
上することができるという優れた効果を得ることができ
る。

【図面の簡単な説明】

【図１】本願の第１発明及び第２発明の論理回路検証方
法及び第３発明の双方向バッファ回路が対象とする双方
向バッファ回路の一例を示す回路図

【図２】前記第１発明〜前記第３発明の要旨を示す双方
向バッファ回路の回路図

【図３】前記第１発明〜前記第３発明が適用された実施
例の被検証論理回路の回路図

【図４】前記実施例の前記被検証論理回路の動作例を示
すタイムチャート

【図５】前記実施例での論理回路検証方法を示すフロー
チャート

【図６】前記実施例に用いられる入出力状態検出回路の
動作を示す入力と出力の論理状態の対応や出力メッセー
ジテーブルポインタの対応を示す線図

【図７】前記実施例で用いられる出力メッセージテーブ
ルの一例を示す線図

【図８】前記実施例で印字出力されるエラーメッセージ
の一例を示す線図

【図９】従来の双方向バッファ回路を有する回路の検証
を示す回路図

【符号の説明】

１０、１０Ｂ…双方向バッファ回路 １２…入出力状態検出回路 １４…被検証論理回路 Ｂ１…トライステート出力バッファゲート Ｂ２、Ｂ３…バッファゲート ＩＶ１、ＩＶ２…インバータゲート

Claims (4)

【特許請求の範囲】
1. 【請求項１】被検証論理回路の構成を示す回路情報デー
   タに基づいて該被検証論理回路を模擬的に動作させなが
   ら、該被検証論理回路のその外部に対する入出力信号の
   論理状態を観測し、又、その内部のネットの信号の論理
   状態を観測し、これら観測結果に基づいて該被検証論理
   回路の機能や動作を検証する論理回路検証方法におい
   て、 出力用トライステート論理ゲート及び入力用論理ゲート
   で構成される双方向バッファ回路を有する前記被検証論
   理回路に対して、 前記出力用トライステート論理ゲートの出力をＵとし前
   記入力用論理ゲートの入力をＶとし、又、論理回路検証
   時以外の通常時には前記出力Ｕ及び前記入力Ｖが接続さ
   れる、前記双方向バッファ回路の双方向入出力をＩＯと
   した場合に、 これら出力Ｕ、入力Ｖ及び双方向入出力ＩＯにあって、
   その入力Ｉ１が前記出力Ｕに接続され、その出力Ｙ１が
   前記入力Ｖに接続され、その双方向入出力ＩＯ１が前記
   双方向入出力ＩＯに接続される、これら入力Ｉ１、出力
   Ｙ１及び双方向入出力ＩＯ１を有する入出力状態検証回
   路を少なくとも前記論理回路検証時に設け、 該入出力状態検証回路によって、その前記入力Ｉ１へ入
   力される論理状態及びその前記双方向入出力ＩＯ１へ入
   力される論理状態に基づいて、その前記出力Ｙ１から出
   力される論理状態を決定すると共に、その前記双方向入
   出力ＩＯ１から出力される論理状態を決定しながら前記
   被検証論理回路を動作させながら、 前記入力Ｉ１及び前記双方向入出力ＩＯ１の信号の論理
   状態を観測し、前記被検証論理回路の機能や動作を検証
   するようにしたことを特徴とする論理回路検証方法。
2. 【請求項２】請求項１において、 前記入力Ｉ１の論理状態及び前記双方向入出力ＩＯ１の
   論理状態が同一の確定値の場合に、論理回路検証に活用
   する第１エラー情報を生成し、 又、これら入力Ｉ１の論理状態及び双方向入出力ＩＯ１
   の論理状態がいずれもハイインピーダンスの場合に、論
   理回路検証に活用する第２エラー情報を生成することを
   特徴とする論理回路検証方法。
3. 【請求項３】被検証論理回路の構成を示す回路情報デー
   タに基づいて該被検証論理回路を模擬的に動作させなが
   ら、該被検証論理回路のその外部に対する入出力信号の
   論理状態を観測し、又、その内部のネットの信号の論理
   状態を観測し、これら観測結果に基づいて該被検証論理
   回路の機能や動作を検証する論理回路検証方法におい
   て、 出力用トライステート論理ゲート及び入力用論理ゲート
   で構成される双方向バッファ回路を有する前記被検証論
   理回路に対して、 まず、前記出力用トライステート論理ゲートについて、
   その入力する論理状態に基づいて、信号の遅延時間をも
   配慮しながら、その出力するバッファ側論理状態Ｉ１を
   求め、 又、前記出力用トライステート論理ゲートの出力及び前
   記入力用論理ゲートの入力が共に接続された、前記双方
   向バッファ回路の双方向入出力ＩＯへと、該双方向バッ
   ファ回路の外部から入力される対バッファ論理状態ＩＯ
   １を求め、 前記バッファ側論理状態Ｉ１及び前記対バッファ論理状
   態ＩＯ１に基づいて、論理回路検証に活用するエラー情
   報を生成するようにしたことを特徴とする論理回路検証
   方法。
4. 【請求項４】出力用トライステート論理ゲート及び入力
   用論理ゲートで構成される双方向バッファ回路におい
   て、 前記出力用トライステート論理ゲートの出力をＵとし、
   前記入力用論理ゲートの入力をＶとし、又、前記双方向
   バッファ回路の双方向入出力をＩＯとした場合に、 これら出力Ｕ、入力Ｖ及び双方向入出力ＩＯにあって、
   その入力Ｉ１が前記出力Ｕに接続され、その出力Ｙ１が
   前記入力Ｖに接続され、その双方向入出力ＩＯ１が前記
   双方向入出力ＩＯに接続される、これら入力Ｉ１、出力
   Ｙ１及び双方向入出力ＩＯ１を有する入出力状態検出回
   路を備えるようにし、 又、該入出力状態検出回路は、その前記入力Ｉ１へ入力
   される論理状態及びその前記双方向入出力ＩＯ１へ入力
   される論理状態に基づいて、その前記出力Ｙ１から出力
   される論理状態を決定すると共に、その前記双方向入出
   力ＩＯ１から出力される論理状態を決定するものである
   ことを特徴とする双方向バッファ回路。