JPH0589202A - レイアウトパターン作成装置 - Google Patents
レイアウトパターン作成装置Info
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- JPH0589202A JPH0589202A JP3248615A JP24861591A JPH0589202A JP H0589202 A JPH0589202 A JP H0589202A JP 3248615 A JP3248615 A JP 3248615A JP 24861591 A JP24861591 A JP 24861591A JP H0589202 A JPH0589202 A JP H0589202A
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- delay time
- wiring
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Abstract
(57)【要約】
【目的】 レイアウトパターン設計時にセル間の遅延時
間を考慮したレイアウトパターンを得る。 【構成】 論理図入力手段１と接続情報抽出手段３と論
理図の配線に許容遅延時間を付加する許容遅延時間付加
手段７と接続情報からレイアウトパターンの面積を見積
り配線の最大遅延時間を求める最大遅延時間調査手段８
と許容遅延時間が最大遅延時間と所定の最小遅延時間の
間にあることをチェックする許容遅延時間調査手段９と
許容遅延時間から許容配線長を求める許容遅延データ作
成手段１０とこれらの情報に基づいてセルを配置するセ
ル配置手段４とセル間配線手段５とを備えたものであ
る。 【効果】 レイアウトパターン設計時の論理機能精度の
向上及び、工期短縮が図れる。
間を考慮したレイアウトパターンを得る。 【構成】 論理図入力手段１と接続情報抽出手段３と論
理図の配線に許容遅延時間を付加する許容遅延時間付加
手段７と接続情報からレイアウトパターンの面積を見積
り配線の最大遅延時間を求める最大遅延時間調査手段８
と許容遅延時間が最大遅延時間と所定の最小遅延時間の
間にあることをチェックする許容遅延時間調査手段９と
許容遅延時間から許容配線長を求める許容遅延データ作
成手段１０とこれらの情報に基づいてセルを配置するセ
ル配置手段４とセル間配線手段５とを備えたものであ
る。 【効果】 レイアウトパターン設計時の論理機能精度の
向上及び、工期短縮が図れる。
Description
【０００１】
【産業上の利用分野】この発明は、集積回路等のレイア
ウトパターン作成装置に関するものである。
ウトパターン作成装置に関するものである。
【０００２】
【従来の技術】図３は、従来のレイアウトパターン作成
装置の構成を示すブロック図であり、１は論理図入力手
段、２は論理図、３は接続情報抽出手段、４はセル配置
手段、５はセル間配線手段、６はレイアウトパターンで
ある。
装置の構成を示すブロック図であり、１は論理図入力手
段、２は論理図、３は接続情報抽出手段、４はセル配置
手段、５はセル間配線手段、６はレイアウトパターンで
ある。
【０００３】次に動作について説明する。論理図入力手
段１によって論理図２を作成する。論理図２から接続情
報抽出手段３を用いて、セル配置手段４とセル間配線手
段５に必要な接続情報を抽出する。続いて、セル配置手
段４は、抽出された接続情報を用いてセルを配置し、セ
ル間配線手段５は、配置されたセルの間を接続情報に従
って配線し、レイアウトパターン６を作成する。
段１によって論理図２を作成する。論理図２から接続情
報抽出手段３を用いて、セル配置手段４とセル間配線手
段５に必要な接続情報を抽出する。続いて、セル配置手
段４は、抽出された接続情報を用いてセルを配置し、セ
ル間配線手段５は、配置されたセルの間を接続情報に従
って配線し、レイアウトパターン６を作成する。
【０００４】
【発明が解決しようとする課題】従来のレイアウトパタ
ーン作成装置は、以上のように構成されており、セル配
置およびセル間配線の最適化による集積度の向上は、は
かられているが、レイアウトパターン作成時に、セル間
の配線による遅延時間が考慮できず、レイアウトパター
ン作成後にレイアウトパターンから遅延時間を算出し、
再度論理シミュレーションに用いなければならず、論理
シミュレーションの結果によっては、再度、レイアウト
パターンの再設計を実施しなければならない等の問題点
があった。
ーン作成装置は、以上のように構成されており、セル配
置およびセル間配線の最適化による集積度の向上は、は
かられているが、レイアウトパターン作成時に、セル間
の配線による遅延時間が考慮できず、レイアウトパター
ン作成後にレイアウトパターンから遅延時間を算出し、
再度論理シミュレーションに用いなければならず、論理
シミュレーションの結果によっては、再度、レイアウト
パターンの再設計を実施しなければならない等の問題点
があった。
【０００５】この発明は、上記のような問題点を解決す
るためになされたもので、レイアウトパターン設計時に
セル間の遅延時間を考慮したレイアウトパターン作成装
置を得ることを目的とする。
るためになされたもので、レイアウトパターン設計時に
セル間の遅延時間を考慮したレイアウトパターン作成装
置を得ることを目的とする。
【０００６】
【課題を解決するための手段】第１の発明に係るレイア
ウトパターン作成装置は、集積回路の論理図を入力する
論理図入力手段と、セル間の許容遅延時間を論理図内の
配線にプロパティとして付加する許容遅延値付加手段
と、自動配置配線や論理シミュレーションに必要な接続
情報を論理図から抽出する接続情報抽出手段と、論理図
から抽出した接続情報からレイアウトパターンの面積を
見積り、最大遅延時間を調べる最大遅延値調査手段と、
論理図に付加された許容遅延時間が設定された最小遅延
値以上、最大遅延値以下であるか調べる許容遅延時間調
査手段と、許容遅延時間から許容配線長を調べ、許容遅
延データを作成する許容遅延データ作成手段と、許容遅
延データを用いてセルを配置するセル配置手段と、配置
されたセルの間を配線するセル間配線手段を備えたもの
である。
ウトパターン作成装置は、集積回路の論理図を入力する
論理図入力手段と、セル間の許容遅延時間を論理図内の
配線にプロパティとして付加する許容遅延値付加手段
と、自動配置配線や論理シミュレーションに必要な接続
情報を論理図から抽出する接続情報抽出手段と、論理図
から抽出した接続情報からレイアウトパターンの面積を
見積り、最大遅延時間を調べる最大遅延値調査手段と、
論理図に付加された許容遅延時間が設定された最小遅延
値以上、最大遅延値以下であるか調べる許容遅延時間調
査手段と、許容遅延時間から許容配線長を調べ、許容遅
延データを作成する許容遅延データ作成手段と、許容遅
延データを用いてセルを配置するセル配置手段と、配置
されたセルの間を配線するセル間配線手段を備えたもの
である。
【０００７】また、第２の発明に係るレイアウトパター
ン作成装置は許容遅延データを作成するため、論理図内
の各セルのファンアウト数を調べるファンアウト数調査
手段と、ファンアウト数より仮配線長を調べる仮配線長
調査手段と、論理シミュレーションを行う論理シミュレ
ーション手段を備えたものである。
ン作成装置は許容遅延データを作成するため、論理図内
の各セルのファンアウト数を調べるファンアウト数調査
手段と、ファンアウト数より仮配線長を調べる仮配線長
調査手段と、論理シミュレーションを行う論理シミュレ
ーション手段を備えたものである。
【０００８】
【作用】第１の発明における許容遅延時間付加手段は、
論理図内の配線に許容遅延時間を付加し、最大遅延時間
調査手段は、抽出した接続情報からレイアウトパターン
の面積を見積り最大遅延時間を調べ、許容遅延時間調査
手段は、付加された許容遅延時間が設定された最小遅延
値以上、最大遅延値以下であるかを調べ、許容遅延デー
タ作成手段は、付加した各セル間の許容遅延時間から許
容配線長を調べ、許容遅延データを作成し、セル配置手
段が許容遅延データを用いてセルを配置するので、各セ
ル間の遅延時間を考慮したレイアウトパターンを得るこ
とができる。
論理図内の配線に許容遅延時間を付加し、最大遅延時間
調査手段は、抽出した接続情報からレイアウトパターン
の面積を見積り最大遅延時間を調べ、許容遅延時間調査
手段は、付加された許容遅延時間が設定された最小遅延
値以上、最大遅延値以下であるかを調べ、許容遅延デー
タ作成手段は、付加した各セル間の許容遅延時間から許
容配線長を調べ、許容遅延データを作成し、セル配置手
段が許容遅延データを用いてセルを配置するので、各セ
ル間の遅延時間を考慮したレイアウトパターンを得るこ
とができる。
【０００９】また、第２の発明におけるファンアウト数
調査手段は、論理図中の各セルのファンアウト数を調
べ、仮配線長調査手段は、ファンアウト数から仮配線長
を調べ、論理シミュレーション手段は、仮配線長と接続
情報を用いて論理シミュレーションを行い、許容遅延デ
ータ作成手段は、論理シミュレーションの結果から許容
配線長を調べ、許容遅延データを作成し、これらの遅延
情報をセル配置手段、セル間配線手段に反映する。
調査手段は、論理図中の各セルのファンアウト数を調
べ、仮配線長調査手段は、ファンアウト数から仮配線長
を調べ、論理シミュレーション手段は、仮配線長と接続
情報を用いて論理シミュレーションを行い、許容遅延デ
ータ作成手段は、論理シミュレーションの結果から許容
配線長を調べ、許容遅延データを作成し、これらの遅延
情報をセル配置手段、セル間配線手段に反映する。
【００１０】
実施例１．以下、この発明の一実施例を図について説明
する。図１において、１は論理図入力手段、２は論理
図、３は接続情報抽出手段、４はセル配置手段、５はセ
ル間配線手段、６はレイアウトパターン、７は許容遅延
時間付加手段、８は最大遅延時間調査手段、９は許容遅
延時間調査手段、１０は許容遅延データ作成手段、１１
はテクノロジデータである。
する。図１において、１は論理図入力手段、２は論理
図、３は接続情報抽出手段、４はセル配置手段、５はセ
ル間配線手段、６はレイアウトパターン、７は許容遅延
時間付加手段、８は最大遅延時間調査手段、９は許容遅
延時間調査手段、１０は許容遅延データ作成手段、１１
はテクノロジデータである。
【００１１】次に動作について説明する。図１におい
て、論理図２は、論理図入力手段１を用いて入力され
る。入力された論理図２に対して、許容遅延時間付加手
段７によって、論理図面内の任意の配線にレイアウトパ
ターン設計者が設定した許容遅延時間がプロパティとし
て付加される。
て、論理図２は、論理図入力手段１を用いて入力され
る。入力された論理図２に対して、許容遅延時間付加手
段７によって、論理図面内の任意の配線にレイアウトパ
ターン設計者が設定した許容遅延時間がプロパティとし
て付加される。
【００１２】接続情報抽出手段３は、セル配置手段４と
セル間配線手段５に必要な接続情報と、配線に付加され
た許容遅延時間を抽出する。最大遅延時間抽出手段８
は、抽出された接続情報と、セル配置手段で用いられる
各セルの面積、レイアウトパターンのデザインルール、
最小遅延時間、単位配線長あたりの容量値が設定された
テクノロジファイル１１を用いて、最大遅延時間を調べ
る。
セル間配線手段５に必要な接続情報と、配線に付加され
た許容遅延時間を抽出する。最大遅延時間抽出手段８
は、抽出された接続情報と、セル配置手段で用いられる
各セルの面積、レイアウトパターンのデザインルール、
最小遅延時間、単位配線長あたりの容量値が設定された
テクノロジファイル１１を用いて、最大遅延時間を調べ
る。
【００１３】続いて許容遅延時間調査手段９は、各配線
ごとに付加された許容遅延値がテクノロジファイル１１
に設定された最小遅延値以上であり、最大遅延値調査手
段８で調べた最大遅延値以下であるかの条件を満すか調
べる。条件を満足しない場合は、再度、許容遅延時間を
付加しなおすため、許容遅延時間付加手段７に戻り、条
件を満足する場合は、許容遅延データ作成手段が、各配
線ごとの許容遅延時間と、テクノロジデータ１１を用い
て、各セル間の配線長を調べ、許容遅延データを作成す
る。
ごとに付加された許容遅延値がテクノロジファイル１１
に設定された最小遅延値以上であり、最大遅延値調査手
段８で調べた最大遅延値以下であるかの条件を満すか調
べる。条件を満足しない場合は、再度、許容遅延時間を
付加しなおすため、許容遅延時間付加手段７に戻り、条
件を満足する場合は、許容遅延データ作成手段が、各配
線ごとの許容遅延時間と、テクノロジデータ１１を用い
て、各セル間の配線長を調べ、許容遅延データを作成す
る。
【００１４】セル配置手段４は、作成された許容遅延デ
ータを用いて各セル間の配線が、許容配線長の最小値を
満足するよう配置していくが、満足できない場合、許容
範囲内で配線長を増加させていく。許容範囲内で配置で
きない場合は、配置を中止し、許容遅延時間付加手段７
に戻る。全てのセルについて、許容遅延データに従って
配置した場合、セル間配線手段５によって、セル間が配
線され、レイアウトパターン６を作成する。
ータを用いて各セル間の配線が、許容配線長の最小値を
満足するよう配置していくが、満足できない場合、許容
範囲内で配線長を増加させていく。許容範囲内で配置で
きない場合は、配置を中止し、許容遅延時間付加手段７
に戻る。全てのセルについて、許容遅延データに従って
配置した場合、セル間配線手段５によって、セル間が配
線され、レイアウトパターン６を作成する。
【００１５】次に、上記動作の具体例を以下に説明す
る。例えば、信号数ｎ（本）でＳ1 （μｍ2 ）の面積を
持つセルＡ、Ｓ2 （μｍ2）の面積を持つセルＢ、Ｓ3
の面積を持つセルＣのレイアウトパターンを得る場合、
論理図入力手段１を用いて、各Ａ，Ｂ，Ｃの論理シンボ
ルを入力するとともに、各セル間をｎ本の信号で配線
し、論理図２を作成する。
る。例えば、信号数ｎ（本）でＳ1 （μｍ2 ）の面積を
持つセルＡ、Ｓ2 （μｍ2）の面積を持つセルＢ、Ｓ3
の面積を持つセルＣのレイアウトパターンを得る場合、
論理図入力手段１を用いて、各Ａ，Ｂ，Ｃの論理シンボ
ルを入力するとともに、各セル間をｎ本の信号で配線
し、論理図２を作成する。
【００１６】入力した論理図２内の任意の配線に対し
て、レイアウトパターン設計者が設定した許容遅延時間
Ｔａ（ｎｓ）をプロパティとして、許容遅延時間付加手
段７を用いて付加する。接続情報抽出手段３は、レイア
ウトパターン作成に必要な接続情報と、各配線に付加さ
れた許容遅延時間プロパティを抽出し、接続情報と許容
遅延時間データを作成する。続いて最大遅延時間調査手
段８は、抽出された接続情報より、レイアウトパターン
作成時に使用される各セルの面積の総和Ｓ（μｍ2 ）を
調べる。本実施例においては、 Ｓ（μｍ2 ）＝Ｓ1 （μｍ2 ）＋Ｓ2 （μｍ2 ）＋Ｓ3 （μｍ2 ） で求められる。また、信号数ｎ（本）とテクノロジデー
タ内の配線パターンの幅ω（μｍ）と配線係数α（μｍ
／本）を用いて、本装置で作成されるレイアウトパター
ンの面積Ａ（μｍ2 ）を Ａ（μｍ2 ）＝Ｓ（μｍ2 ）＋ｎ（本）×ω（μｍ）×α（μｍ／本） の式を用いて調べ、レイアウトパターンの面積Ａ（μｍ
2 ）と単位配線長当たりの遅延時間Ｔｂ（ｎｓ／μｍ）
より最大遅延時間Ｔｃ（ｎｓ）を Ｔｃ（ｎｓ）＝（√Ａ）×２×Ｔｂ で調べる。
て、レイアウトパターン設計者が設定した許容遅延時間
Ｔａ（ｎｓ）をプロパティとして、許容遅延時間付加手
段７を用いて付加する。接続情報抽出手段３は、レイア
ウトパターン作成に必要な接続情報と、各配線に付加さ
れた許容遅延時間プロパティを抽出し、接続情報と許容
遅延時間データを作成する。続いて最大遅延時間調査手
段８は、抽出された接続情報より、レイアウトパターン
作成時に使用される各セルの面積の総和Ｓ（μｍ2 ）を
調べる。本実施例においては、 Ｓ（μｍ2 ）＝Ｓ1 （μｍ2 ）＋Ｓ2 （μｍ2 ）＋Ｓ3 （μｍ2 ） で求められる。また、信号数ｎ（本）とテクノロジデー
タ内の配線パターンの幅ω（μｍ）と配線係数α（μｍ
／本）を用いて、本装置で作成されるレイアウトパター
ンの面積Ａ（μｍ2 ）を Ａ（μｍ2 ）＝Ｓ（μｍ2 ）＋ｎ（本）×ω（μｍ）×α（μｍ／本） の式を用いて調べ、レイアウトパターンの面積Ａ（μｍ
2 ）と単位配線長当たりの遅延時間Ｔｂ（ｎｓ／μｍ）
より最大遅延時間Ｔｃ（ｎｓ）を Ｔｃ（ｎｓ）＝（√Ａ）×２×Ｔｂ で調べる。
【００１７】許容遅延時間調査手段９は、許容時間デー
タより、各配線ごとに付加された許容遅延時間Ｔａ（ｎ
ｓ）がテクノロジファイル内に設定された最小遅延時間
Ｔｄ（ｎｓ）と最大遅延時間Ｔｃ（ｎｓ）との関係にお
いては、 Ｔｄ≦Ｔａ≦Ｔｃ の条件を満しているか調べる。条件を満さない場合は、
許容遅延時間Ｔａ（ｎｓ）を付加しなおすため、許容遅
延時間付加手段７に戻る。条件を満たす場合は、許容遅
延データ作成手段１０が許容遅延時間データより、各配
線ごとの許容遅延時間Ｔａ（ｎｓ）と、単位配線長当り
の遅延時間Ｔｂ（ｎｓ／μｍ）より各配線ごとの許容配
線長ｌ（μｍ）を ｌ（μｍ）＝Ｔａ／Ｔｂ で調べ、許容遅延データを作成する。
タより、各配線ごとに付加された許容遅延時間Ｔａ（ｎ
ｓ）がテクノロジファイル内に設定された最小遅延時間
Ｔｄ（ｎｓ）と最大遅延時間Ｔｃ（ｎｓ）との関係にお
いては、 Ｔｄ≦Ｔａ≦Ｔｃ の条件を満しているか調べる。条件を満さない場合は、
許容遅延時間Ｔａ（ｎｓ）を付加しなおすため、許容遅
延時間付加手段７に戻る。条件を満たす場合は、許容遅
延データ作成手段１０が許容遅延時間データより、各配
線ごとの許容遅延時間Ｔａ（ｎｓ）と、単位配線長当り
の遅延時間Ｔｂ（ｎｓ／μｍ）より各配線ごとの許容配
線長ｌ（μｍ）を ｌ（μｍ）＝Ｔａ／Ｔｂ で調べ、許容遅延データを作成する。
【００１８】セル配置手段４は、作成された許容遅延デ
ータと接続情報を用いて各セル間の配線長が短くなるよ
うに、許容配線長ｌ（μｍ）の小さい信号が接続してい
るセルから順に配置していく。許容配線長ｌ（μｍ）を
越えて配置しなければならい場合は、セルの配置を中止
し、許容遅延時間付加手段７に戻る。全てのセルについ
て許容配線長ｌ（μｍ）内で配置された場合は、セル間
を接続情報に従って配線するセル間配線手段５によって
各セル間を配線し、レイアウトパターン６を得る。
ータと接続情報を用いて各セル間の配線長が短くなるよ
うに、許容配線長ｌ（μｍ）の小さい信号が接続してい
るセルから順に配置していく。許容配線長ｌ（μｍ）を
越えて配置しなければならい場合は、セルの配置を中止
し、許容遅延時間付加手段７に戻る。全てのセルについ
て許容配線長ｌ（μｍ）内で配置された場合は、セル間
を接続情報に従って配線するセル間配線手段５によって
各セル間を配線し、レイアウトパターン６を得る。
【００１９】実施例２．図２は、許容遅延データを作成
する場合の他の実施例を示すもので、図２において、１
２はファンアウト数調査手段、１３は仮配線長調査手
段、１４は論理シミュレーション手段である。次に、動
作について説明する。まず、論理図２からファンアウト
数調査手段１２によって各セルのファンアウト数を調べ
る。仮配線長調査手段１３は、ファンアウト数から、各
セル間の仮配線長を調べる。
する場合の他の実施例を示すもので、図２において、１
２はファンアウト数調査手段、１３は仮配線長調査手
段、１４は論理シミュレーション手段である。次に、動
作について説明する。まず、論理図２からファンアウト
数調査手段１２によって各セルのファンアウト数を調べ
る。仮配線長調査手段１３は、ファンアウト数から、各
セル間の仮配線長を調べる。
【００２０】続いて、論理シミュレーション手段１４は
各セル間の仮配線長とテクノロジファイル１１より仮遅
延時間を調べ、その遅延時間と、接続情報抽出手段３が
抽出した接続情報を用いて論理シミュレーションを行
う。許容遅延データ作成手段１０は、論理シミュレーシ
ョンの結果から、各配線ごとの許容遅延時間を調べると
ともに、テクノロジファイル１１を用いて、許容配線長
を調べ、許容遅延データを作成するものとしている。
各セル間の仮配線長とテクノロジファイル１１より仮遅
延時間を調べ、その遅延時間と、接続情報抽出手段３が
抽出した接続情報を用いて論理シミュレーションを行
う。許容遅延データ作成手段１０は、論理シミュレーシ
ョンの結果から、各配線ごとの許容遅延時間を調べると
ともに、テクノロジファイル１１を用いて、許容配線長
を調べ、許容遅延データを作成するものとしている。
【００２１】次に、この具体例を以下に説明する。ファ
ンアウト数調査手段１２は、論理図２より各論理シンボ
ルのファンアウト数ｎ（個）を調べる。仮配線長調査手
段１３は、各セル間の仮配線長ｌ2 （μｍ）をファンア
ウト数ｎ（個）と、１ファンアウト当りの配線長Ｂ（μ
ｍ／個）より ｌ2 （μｍ）＝ｎ（個）×Ｂ（μｍ／個） の式を用いて調べる。続いて論理シミュレーション手段
１４は、各セル間の仮配線長ｌ2 （μｍ）と単位配線長
当りの遅延時間Ｔｂ（ｎｓ／μｍ）より、それぞれの配
線に対して、仮遅延時間Ｔｅ（ｎｓ）を Ｔｅ（ｎｓ）＝ｌ2 （μｍ）×Ｔｂ（ｎｓ／μｍ） の式を用いて調べ、その仮遅延時間Ｔｅ（ｎｓ）と、接
続情報抽出手段３が抽出した接続情報を用いて、論理シ
ミュレーションを行う。論理シミュレーションの結果よ
り、許容遅延データ作成手段１０は、各セル間の許容遅
延時間Ｔａ（ｎｓ）を調べ、単位配線長当りの遅延時間
Ｔｂ（ｎｓ／μｍ）より、許容配線長ｌ（μｍ）を ｌ（μｍ）＝Ｔａ（ｎｓ）／Ｔｂ（ｎｓ／μｍ） に従って調べ、許容遅延データを作成するものとしてい
る。
ンアウト数調査手段１２は、論理図２より各論理シンボ
ルのファンアウト数ｎ（個）を調べる。仮配線長調査手
段１３は、各セル間の仮配線長ｌ2 （μｍ）をファンア
ウト数ｎ（個）と、１ファンアウト当りの配線長Ｂ（μ
ｍ／個）より ｌ2 （μｍ）＝ｎ（個）×Ｂ（μｍ／個） の式を用いて調べる。続いて論理シミュレーション手段
１４は、各セル間の仮配線長ｌ2 （μｍ）と単位配線長
当りの遅延時間Ｔｂ（ｎｓ／μｍ）より、それぞれの配
線に対して、仮遅延時間Ｔｅ（ｎｓ）を Ｔｅ（ｎｓ）＝ｌ2 （μｍ）×Ｔｂ（ｎｓ／μｍ） の式を用いて調べ、その仮遅延時間Ｔｅ（ｎｓ）と、接
続情報抽出手段３が抽出した接続情報を用いて、論理シ
ミュレーションを行う。論理シミュレーションの結果よ
り、許容遅延データ作成手段１０は、各セル間の許容遅
延時間Ｔａ（ｎｓ）を調べ、単位配線長当りの遅延時間
Ｔｂ（ｎｓ／μｍ）より、許容配線長ｌ（μｍ）を ｌ（μｍ）＝Ｔａ（ｎｓ）／Ｔｂ（ｎｓ／μｍ） に従って調べ、許容遅延データを作成するものとしてい
る。
【００２２】この図２によれば、図１に示した許容遅延
時間付加手段７が不要になるほか、論理シミュレーショ
ン手段１４を用いて許容遅延データを作成するため、よ
りセル間の遅延をセル配置手段４、セル間配線手段５に
反映することができる。
時間付加手段７が不要になるほか、論理シミュレーショ
ン手段１４を用いて許容遅延データを作成するため、よ
りセル間の遅延をセル配置手段４、セル間配線手段５に
反映することができる。
【００２３】実施例３．上記実施例では、半導体集積回
路のレイアウトパターンの場合を説明したが、プリント
基板やその他のデジタル・アナログの信号回路基板のレ
イアウトパターンの場合でもかまわない。
路のレイアウトパターンの場合を説明したが、プリント
基板やその他のデジタル・アナログの信号回路基板のレ
イアウトパターンの場合でもかまわない。
【００２４】
【発明の効果】以上のように、この発明によれば、セル
間の遅延時間を考慮したレイアウトパターンを得ること
ができるので、レイアウトパターン設計時の論理機能精
度の向上及び工期短縮ができる効果がある。
間の遅延時間を考慮したレイアウトパターンを得ること
ができるので、レイアウトパターン設計時の論理機能精
度の向上及び工期短縮ができる効果がある。
【図１】この発明の一実施例によるレイアウトパターン
作成装置の構成を示すブロック図である。
作成装置の構成を示すブロック図である。
【図２】この発明の他の実施例によるレイアウトパター
ン作成装置の構成を示すブロック図である。
ン作成装置の構成を示すブロック図である。
【図３】従来のレイアウトパターン作成装置の構成を示
すブロック図である。
すブロック図である。
１ 論理図入力手段 ２ 論理図 ３ 接続情報抽出手段 ４ セル配置手段 ５ セル間配置手段 ６ レイアウトパターン ７ 許容遅延時間付加手段 ８ 最大遅延時間調査手段 ９ 許容遅延時間調査手段 １０ 許容遅延データ作成手段 １１ テクノロジデータ １２ ファンアウト数調査手段 １３ 仮配線長調査手段 １４ 論理シミュレーション手段
Claims (2)
- 【請求項１】 以下の要素を有する集積回路等のレイア
ウトパターン作成装置 （ａ）集積回路等の論理図を入力する論理図入力手段、 （ｂ）前記論理図内の配線に対応して許容遅延時間を付
加する許容遅延時間付加手段、 （ｃ）前記論理図から所定の接続情報を抽出する接続情
報抽出手段、 （ｄ）前記接続情報抽出手段によって抽出された接続情
報から、レイアウトパターンの面積を見積り、そのレイ
アウトパターン内の配線による最大遅延時間を調べる最
大遅延時間調査手段、 （ｅ）少なくとも、前記論理図に付加された許容遅延時
間が、所定の最小遅延時間以上であることと、前記最大
遅延時間調査手段で調査した最大遅延時間以下であるこ
とのいずれか一方を調べる許容遅延時間調査手段、 （ｆ）前記論理図の配線に付加された許容遅延時間から
許容配線長を調べ、許容遅延データを作成する許容遅延
データ作成手段、 （ｇ）前記許容遅延データを用いてセルを配置するセル
配置手段、 （ｈ）配置されたセル間を前記接続情報抽出手段によっ
て抽出された接続情報に従ってセル間を配線するセル間
配線手段。 - 【請求項２】 以下の要素を有するレイアウトパターン
作成装置 （ａ）集積回路等の論理図を入力する論理図入力手段、 （ｂ）入力した論理図内の各セルのファンアウト数を調
べるファンアウト数調査手段、 （ｃ）ファンアウト数より仮配線長を見積る仮配線長調
査手段、 （ｄ）前記論理図から所定の接続情報を抽出する接続情
報抽出手段、 （ｅ）論理図から抽出された接続情報と仮配線長を用い
て論理シミュレーションを行う論理シミュレーション手
段、 （ｆ）論理シミュレーションの結果と、前記仮配線長調
査手段によって調べられた仮配線長から許容遅延データ
を作成する許容遅延データ作成手段、 （ｇ）前記許容遅延データを用いてセルを配置するセル
配置手段、 （ｈ）配置されたセル間を前記接続情報抽出手段によっ
て抽出された接続情報に従ってセル間を配線するセル間
配線手段。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3248615A JPH0589202A (ja) | 1991-09-27 | 1991-09-27 | レイアウトパターン作成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3248615A JPH0589202A (ja) | 1991-09-27 | 1991-09-27 | レイアウトパターン作成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0589202A true JPH0589202A (ja) | 1993-04-09 |
Family
ID=17180756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3248615A Pending JPH0589202A (ja) | 1991-09-27 | 1991-09-27 | レイアウトパターン作成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0589202A (ja) |
-
1991
- 1991-09-27 JP JP3248615A patent/JPH0589202A/ja active Pending
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