JPH0589304A - メモリカード - Google Patents
メモリカードInfo
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- JPH0589304A JPH0589304A JP3252486A JP25248691A JPH0589304A JP H0589304 A JPH0589304 A JP H0589304A JP 3252486 A JP3252486 A JP 3252486A JP 25248691 A JP25248691 A JP 25248691A JP H0589304 A JPH0589304 A JP H0589304A
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- memory
- memory card
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- circuit
- signal
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Abstract
(57)【要約】
【目的】複数の同一のデータや関連ずけられたデータ
を、個々のメモリに記憶させるとともに、個々のメモリ
を分割可能とした。 【構成】メモリカードフレーム２４に対し、メモリチッ
プ２５ａ，２５ｂを着脱自在に取り付ける。チップセレ
クト回路３３は、データ出力端子１６ｂに入力された同
一のデータを、メモリチップ２５ａ，２５ｂにメモリす
る。また、入力されたデータをメモリチップ２５ａ，２
５ｂにシリアルにメモリしたり、関連ずけた入力データ
をメモリチップ２５ａ，２５ｂに分けてメモリする。
を、個々のメモリに記憶させるとともに、個々のメモリ
を分割可能とした。 【構成】メモリカードフレーム２４に対し、メモリチッ
プ２５ａ，２５ｂを着脱自在に取り付ける。チップセレ
クト回路３３は、データ出力端子１６ｂに入力された同
一のデータを、メモリチップ２５ａ，２５ｂにメモリす
る。また、入力されたデータをメモリチップ２５ａ，２
５ｂにシリアルにメモリしたり、関連ずけた入力データ
をメモリチップ２５ａ，２５ｂに分けてメモリする。
Description
【０００１】
【産業上の利用分野】この発明は、電子スチルカメラ等
の記録媒体となるメモリカ−ドに関する。
の記録媒体となるメモリカ−ドに関する。
【０００２】
【従来の技術】光学像を電気信号に変換し、映像をテレ
ビジョン受像機に表示する電子式写真システムは、たと
えば特開昭49-52192号公報に開示されている。
ビジョン受像機に表示する電子式写真システムは、たと
えば特開昭49-52192号公報に開示されている。
【０００３】この電子式写真システムは、磁性材料を用
いたテ−プ、ディスク、ドラム等のカセットまたはカ−
トリッジの形態にした記録媒体を使用し、これをカメラ
に装着し、再生機に接続されたテレビジョン受像機によ
り、再生画像を得る方式である。
いたテ−プ、ディスク、ドラム等のカセットまたはカ−
トリッジの形態にした記録媒体を使用し、これをカメラ
に装着し、再生機に接続されたテレビジョン受像機によ
り、再生画像を得る方式である。
【０００４】この方式での記録媒体は磁性材料からなる
ものであるため、通常使用する大きさで、そのメモリ容
量を考慮した場合、大容量が要求されるディジタル系の
デ−タを記憶するときは、極めて少量の情報しか記憶で
きない。したがって、アナログ系のデ−タを記憶するも
のとなり、画質が悪化する原因となる。
ものであるため、通常使用する大きさで、そのメモリ容
量を考慮した場合、大容量が要求されるディジタル系の
デ−タを記憶するときは、極めて少量の情報しか記憶で
きない。したがって、アナログ系のデ−タを記憶するも
のとなり、画質が悪化する原因となる。
【０００５】この問題に対処したものとして現在は、撮
影した画像のディジタルデ−タの記録媒体として、半導
体記憶素子を用いたメモリカ−ドカメラが、主流となり
つつある。
影した画像のディジタルデ−タの記録媒体として、半導
体記憶素子を用いたメモリカ−ドカメラが、主流となり
つつある。
【０００６】現在のデジタルデータを、メモリカードに
記憶したメモリカ−ドカメラでは、メモリカ−ドのスロ
ットを１つしか持っていない。このため撮影した画像デ
−タを持つことが出来るのは一人であり、同一デ−タを
複数の人間が持つことは、不可能である。この問題を回
避するには当然、メモリカ−ドカメラのメモリカ−ドス
ロットを増やせば良いことになるが、この結果メモリカ
−ドカメラ本体が大きくなってしまう問題点がある。
記憶したメモリカ−ドカメラでは、メモリカ−ドのスロ
ットを１つしか持っていない。このため撮影した画像デ
−タを持つことが出来るのは一人であり、同一デ−タを
複数の人間が持つことは、不可能である。この問題を回
避するには当然、メモリカ−ドカメラのメモリカ−ドス
ロットを増やせば良いことになるが、この結果メモリカ
−ドカメラ本体が大きくなってしまう問題点がある。
【０００７】
【発明が解決しようとする課題】上記した従来のメモリ
カードでは、通常、撮影した画像データは１本分しかな
く、共通のデータを複数の人が持つことが不可能であ
り、これを解決するにはメモリカードを増やせばよい
が、カメラ本体が大きくなったり、コストアップに繋が
るものであった。
カードでは、通常、撮影した画像データは１本分しかな
く、共通のデータを複数の人が持つことが不可能であ
り、これを解決するにはメモリカードを増やせばよい
が、カメラ本体が大きくなったり、コストアップに繋が
るものであった。
【０００８】この発明は、メモリカ−ドカメラのメモリ
カ−ドスロットが１つでありながら、１つのデ−タを複
数の人が持つことができる、メモリカ−ドを提供するこ
とを目的としている。
カ−ドスロットが１つでありながら、１つのデ−タを複
数の人が持つことができる、メモリカ−ドを提供するこ
とを目的としている。
【０００９】
【課題を解決するための手段】この発明のメモリカ−ド
は、記録デ−タの電気的書換が可能な半導体メモリとこ
のメモリのコントロ−ル回路とを独立にするとともに、
複数のメモリを脱着自在にして、同一の画像デ−タを個
々のメモリに記録させるものである。
は、記録デ−タの電気的書換が可能な半導体メモリとこ
のメモリのコントロ−ル回路とを独立にするとともに、
複数のメモリを脱着自在にして、同一の画像デ−タを個
々のメモリに記録させるものである。
【００１０】
【作用】上記した手段により、一度の記録動作によっ
て、複数の同一デ−タをメモリに記録することで、複数
の人が同一のデ−タや関連ずけられたデータを持つこと
ができる。
て、複数の同一デ−タをメモリに記録することで、複数
の人が同一のデ−タや関連ずけられたデータを持つこと
ができる。
【００１１】
【実施例】以下、この発明の実施例を図面を参照して詳
細に説明する。
細に説明する。
【００１２】図１は、この発明の一実施例に係る電子ス
チルカメラの模式的に示した斜視図である。電子スチル
カメラは、主にカメラ本体１と、このカメラ本体１に対
して脱着自在なメモリカ−ド２からなる。カメラ本体１
は、通常のカメラと同様に、鏡筒３、ファインダ４、シ
ャッタ５等を備えるとともに、着脱可能なメモリチップ
２５ａ、２５ｂを備えた、メモリカ−ド２が挿入される
開口部６を有している。メモリカ−ド２は、通常のカメ
ラに使用されるフィルムの機能を果たすものである。
チルカメラの模式的に示した斜視図である。電子スチル
カメラは、主にカメラ本体１と、このカメラ本体１に対
して脱着自在なメモリカ−ド２からなる。カメラ本体１
は、通常のカメラと同様に、鏡筒３、ファインダ４、シ
ャッタ５等を備えるとともに、着脱可能なメモリチップ
２５ａ、２５ｂを備えた、メモリカ−ド２が挿入される
開口部６を有している。メモリカ−ド２は、通常のカメ
ラに使用されるフィルムの機能を果たすものである。
【００１３】図２は、図１のカメラ本体１の回路構成を
説明するために示したブロック図である。
説明するために示したブロック図である。
【００１４】７はレンズであり、このレンズ７は、鏡筒
３内に配置し、被写体像がレンズ７の背面に配置したＣ
ＣＤ８に投影する。ＣＣＤ８はこのように投影された像
の明暗に応じてアナログ系の電気信号を出力するもので
ある。この電気信号はＡ／Ｄ変換器９によりディジタル
系の信号に変換された後、帯域圧縮回路１０により、帯
域の圧縮を行い、メモリカ−ドコントロ−ル回路１１に
入力する。
３内に配置し、被写体像がレンズ７の背面に配置したＣ
ＣＤ８に投影する。ＣＣＤ８はこのように投影された像
の明暗に応じてアナログ系の電気信号を出力するもので
ある。この電気信号はＡ／Ｄ変換器９によりディジタル
系の信号に変換された後、帯域圧縮回路１０により、帯
域の圧縮を行い、メモリカ−ドコントロ−ル回路１１に
入力する。
【００１５】また、４５は本体１の外部に配置されたマ
イクであって、このマイク４５から入力した音声信号
は、Ａ／Ｄ変換器４６、ディジタル音声回路４７を介し
てメモリカ−ドコントロ−ル回路１１に入力する。
イクであって、このマイク４５から入力した音声信号
は、Ａ／Ｄ変換器４６、ディジタル音声回路４７を介し
てメモリカ−ドコントロ−ル回路１１に入力する。
【００１６】１２はＣＰＵであり、このＣＰＵ１２はメ
モリカ−ド２も含めた電子スチルカメラ全体の統括的制
御を行うものであり、例えば駆動系１３を介してＣＣＤ
８の駆動制御したり、帯域圧縮回路１０の圧縮比を制御
し、さらにはメモリカ−ドコントロ−ル回路１１やメモ
リカ−ド２の制御も行う。
モリカ−ド２も含めた電子スチルカメラ全体の統括的制
御を行うものであり、例えば駆動系１３を介してＣＣＤ
８の駆動制御したり、帯域圧縮回路１０の圧縮比を制御
し、さらにはメモリカ−ドコントロ−ル回路１１やメモ
リカ−ド２の制御も行う。
【００１７】図３はメモリカ−ドコントロ−ル回路１１
およびその周辺の構成を説明するためのブロック図であ
る。
およびその周辺の構成を説明するためのブロック図であ
る。
【００１８】同図において、１４は帯域圧縮回路１０あ
るいはＣＰＵ１２とメモリカ−ド２との間でデ−タ信号
のやりとりを行うために、これらの間で出力制御を行う
Ｉ／Ｏ制御回路である。デ−タ入力端子１５は、帯域圧
縮回路１０からの画像に関するデ−タ信号を入力し、ま
たデ−タ入力端子４８は、図２のディジタル音声回路４
７からの音声に関するデ−タ信号を入力するものであ
る。これらのデ−タ信号およびＣＰＵ１２で発生したデ
−タ信号は、このＩ／Ｏ制御回路１４を介しデ−タ入出
力端子１６ａからメモリカ−ド２に送出する。一方、メ
モリカ−ド２からデ−タ入出力端子１６ａに供給したデ
−タ信号は、Ｉ／Ｏ制御回路１４を介してＣＰＵ１２に
送出する。
るいはＣＰＵ１２とメモリカ−ド２との間でデ−タ信号
のやりとりを行うために、これらの間で出力制御を行う
Ｉ／Ｏ制御回路である。デ−タ入力端子１５は、帯域圧
縮回路１０からの画像に関するデ−タ信号を入力し、ま
たデ−タ入力端子４８は、図２のディジタル音声回路４
７からの音声に関するデ−タ信号を入力するものであ
る。これらのデ−タ信号およびＣＰＵ１２で発生したデ
−タ信号は、このＩ／Ｏ制御回路１４を介しデ−タ入出
力端子１６ａからメモリカ−ド２に送出する。一方、メ
モリカ−ド２からデ−タ入出力端子１６ａに供給したデ
−タ信号は、Ｉ／Ｏ制御回路１４を介してＣＰＵ１２に
送出する。
【００１９】ここで、ＣＰＵ１２とＩ／Ｏ制御回路１４
との間のデ−タライン上には、メモリ１７を介挿し、こ
れらの間のデ−タ転送速度のインタ−フェイスをとる。
すなわち、ＣＰＵ１２で入出力されるデ−タ信号は、シ
リアル信号のため、低速である。Ｉ／Ｏ制御回路１４で
入出力されるデ−タ信号は、パラレル信号のため、高速
である。メモリ１７は、これらのシリアル信号あるいは
パラレル信号を、それぞれパラレル信号あるいはシリア
ル信号に変換している。
との間のデ−タライン上には、メモリ１７を介挿し、こ
れらの間のデ−タ転送速度のインタ−フェイスをとる。
すなわち、ＣＰＵ１２で入出力されるデ−タ信号は、シ
リアル信号のため、低速である。Ｉ／Ｏ制御回路１４で
入出力されるデ−タ信号は、パラレル信号のため、高速
である。メモリ１７は、これらのシリアル信号あるいは
パラレル信号を、それぞれパラレル信号あるいはシリア
ル信号に変換している。
【００２０】また、１８はアドレス発生回路であり、こ
のアドレス発生回路１８はＣＰＵ１２が指定する初期ア
ドレス値、以下この値に順次”１”を加算したアドレス
値に相当するアドレス信号を順次発生し、アドレス出力
端子１９ａからメモリカ−ド２に送出する。
のアドレス発生回路１８はＣＰＵ１２が指定する初期ア
ドレス値、以下この値に順次”１”を加算したアドレス
値に相当するアドレス信号を順次発生し、アドレス出力
端子１９ａからメモリカ−ド２に送出する。
【００２１】２０はタイミング信号発生回路であり、こ
のタイミング信号発生回路２０は、ＣＰＵ１２からの指
定に基づきＩ／Ｏ制御回路１４、メモリ１７、アドレス
発生回路１８、記録決定回路２２、さらにタイミング出
力端子２１ａからメモリカ−ド２に対し、所定のタイミ
ングを発生する。
のタイミング信号発生回路２０は、ＣＰＵ１２からの指
定に基づきＩ／Ｏ制御回路１４、メモリ１７、アドレス
発生回路１８、記録決定回路２２、さらにタイミング出
力端子２１ａからメモリカ−ド２に対し、所定のタイミ
ングを発生する。
【００２２】記録決定回路２２はメモリカ−ド２の記録
方法を決定するための回路で、メモリカ−ド２に接続し
ている複数のメモリチップをシ−ケンシャルに記録する
か、複数のメモリチップに同一のデ−タを書き込むかを
判定させる判定信号であり、記録選択出力端子２３ａか
らメモリカ−ド２に送出する。
方法を決定するための回路で、メモリカ−ド２に接続し
ている複数のメモリチップをシ−ケンシャルに記録する
か、複数のメモリチップに同一のデ−タを書き込むかを
判定させる判定信号であり、記録選択出力端子２３ａか
らメモリカ−ド２に送出する。
【００２３】図４はメモリカ−ド２の斜視図である。こ
のメモリカ−ド２は、メモリカ−ドフレ−ム２４と、こ
のフレ−ム２４に対して脱着自在で特にデ−タ信号やア
ドレス信号を制御する制御回路を持たず、半導体メモリ
を内蔵するメモリチップ２５ａ、２５ｂとからなる。
のメモリカ−ド２は、メモリカ−ドフレ−ム２４と、こ
のフレ−ム２４に対して脱着自在で特にデ−タ信号やア
ドレス信号を制御する制御回路を持たず、半導体メモリ
を内蔵するメモリチップ２５ａ、２５ｂとからなる。
【００２４】図５は、メモリカ−ドフレ−ム２４の構成
を詳細に説明するためのものである。メモリカ−ドフレ
−ム２４には、一端にカメラ本体１に接続されるコネク
タ２６と、このフレ−ム２４に対して脱着自在なメモリ
チップ２５ａや２５ｂが挿入される開口部２７ａ、２７
ｂと、メモリチップ２５ａ、２５ｂにデ−タ信号等を受
け渡しをするための端子２８ａ、２８ｂを装備する。さ
らに、メモリチップ２５ａ、２５ｂ装着するとき、安定
を図るため開口部２７ａの対向側面には突起２９ａ、２
９ｂを、開口部２７ｂの対向側面には突起３０ａ、３０
ｂを装備している。
を詳細に説明するためのものである。メモリカ−ドフレ
−ム２４には、一端にカメラ本体１に接続されるコネク
タ２６と、このフレ−ム２４に対して脱着自在なメモリ
チップ２５ａや２５ｂが挿入される開口部２７ａ、２７
ｂと、メモリチップ２５ａ、２５ｂにデ−タ信号等を受
け渡しをするための端子２８ａ、２８ｂを装備する。さ
らに、メモリチップ２５ａ、２５ｂ装着するとき、安定
を図るため開口部２７ａの対向側面には突起２９ａ、２
９ｂを、開口部２７ｂの対向側面には突起３０ａ、３０
ｂを装備している。
【００２５】図６は開口部２７ａ（２７ｂ）に着脱自在
に取り付けるメモリチップ２５ａ、（２５ｂ）の斜視図
である。このメモリチップ２５ａは内部の基板上にＲＡ
ＭあるいはＥＥＰＲＯＭ等のデ−タの電気的に書換可能
なメモリ３８を、１つ以上搭載するが、２つ搭載すると
仮定して説明する。また、メモリチップ２５ａには、一
端にメモリカ−ドフレ−ム２４に接続される端子３９と
メモリカ−ドフレ−ム２４が備えているメモリチップ２
５ａを安定させる突起２９ａ、２９ｂ（３０ａ、３０
ｂ）を受けるための溝４０ａ、４０ｂを備えている。
に取り付けるメモリチップ２５ａ、（２５ｂ）の斜視図
である。このメモリチップ２５ａは内部の基板上にＲＡ
ＭあるいはＥＥＰＲＯＭ等のデ−タの電気的に書換可能
なメモリ３８を、１つ以上搭載するが、２つ搭載すると
仮定して説明する。また、メモリチップ２５ａには、一
端にメモリカ−ドフレ−ム２４に接続される端子３９と
メモリカ−ドフレ−ム２４が備えているメモリチップ２
５ａを安定させる突起２９ａ、２９ｂ（３０ａ、３０
ｂ）を受けるための溝４０ａ、４０ｂを備えている。
【００２６】メモリチップ２５ａ（２５ｂ）の取り付け
は、溝４０ａ，４０ｂを突起２９ａ，２９ｂに係合して
スライドさせ、端子３９と端子２８ａとを結合すること
により行う。逆の動作により行うことによりメモリチッ
プ２５ａは、メモリカードフレーム２４から取り外すこ
とができる。
は、溝４０ａ，４０ｂを突起２９ａ，２９ｂに係合して
スライドさせ、端子３９と端子２８ａとを結合すること
により行う。逆の動作により行うことによりメモリチッ
プ２５ａは、メモリカードフレーム２４から取り外すこ
とができる。
【００２７】図７はこのようなメモリカ−ドフレ−ム２
４の回路構成を説明するためのブロック図である。
４の回路構成を説明するためのブロック図である。
【００２８】１６ｂはカメラ本体１側のデータ入出力端
子１６ａと接続されるデ−タ出入力端子であリ、このデ
−タ出入力端子１６ｂは、Ｉ／Ｏ制御回路３２を介して
Ｉ／Ｏ出力端子３３に送出する。
子１６ａと接続されるデ−タ出入力端子であリ、このデ
−タ出入力端子１６ｂは、Ｉ／Ｏ制御回路３２を介して
Ｉ／Ｏ出力端子３３に送出する。
【００２９】また、１９ｂはカメラ本体１側のアドレス
出力端子１９ａと接続されるアドレス入力端子であり、
このアドレス入力端子１９ｂは、そのままメモリチップ
コネクタ３４ａ，３４ｂに接続するとともに、フレ−ム
内のチップセレクト回路３５に接続する。２３ｂはカメ
ラ本体１側の記録選択出力端子２３ａに接続される記録
選択入力端子であり、記録選択入力端子２３ｂは、チッ
プセレクト回路３５に接続する。さらに、カメラ本体１
側のタイミング出力端子２１ａに接続されるタイミング
入力端子２１ｂは、そのままタイミング入力端子２１ｂ
から、メモリチップコネクタ３４ａ，３４ｂに接続す
る。メモリチップコネクタ３４ａ，３４ｂはメモリチッ
プ２５ａ，２５ｂに接続する。
出力端子１９ａと接続されるアドレス入力端子であり、
このアドレス入力端子１９ｂは、そのままメモリチップ
コネクタ３４ａ，３４ｂに接続するとともに、フレ−ム
内のチップセレクト回路３５に接続する。２３ｂはカメ
ラ本体１側の記録選択出力端子２３ａに接続される記録
選択入力端子であり、記録選択入力端子２３ｂは、チッ
プセレクト回路３５に接続する。さらに、カメラ本体１
側のタイミング出力端子２１ａに接続されるタイミング
入力端子２１ｂは、そのままタイミング入力端子２１ｂ
から、メモリチップコネクタ３４ａ，３４ｂに接続す
る。メモリチップコネクタ３４ａ，３４ｂはメモリチッ
プ２５ａ，２５ｂに接続する。
【００３０】チップセレクト回路３５の動作について説
明する。ここではメモリチップ２５ａ、２５ｂ内のメモ
リを１ＭＢ、アドレス入力信号を１８ｂｉｔとそれぞれ
仮定する。チップセレクト回路３５は、アドレス入力端
子１９ｂに供給されたアドレス入力信号の１８ｂｉｔ目
と記録決定入力端子２３ｂに供給された記録選択信号を
入力する。まず、アドレス１８ｂｉｔ目をデコ−ドし
て、０か１かを判定する。その結果が０の場合で記録選
択信号がシーケンシャルモードでは出力３５ａのみアク
ティブとする。記録選択信号が同一モードの場合は、出
力３５ａおよび３５ｃをアクティブにする。デコ−ドし
た結果が１の場合で、記録選択信号がシ−ケンシャルモ
−ドでは、３５ｂのみをアクティブとし、記録選択信号
が同一モ−ドでは、出力３５ｂおよび３５ｄをアクティ
ブとする。
明する。ここではメモリチップ２５ａ、２５ｂ内のメモ
リを１ＭＢ、アドレス入力信号を１８ｂｉｔとそれぞれ
仮定する。チップセレクト回路３５は、アドレス入力端
子１９ｂに供給されたアドレス入力信号の１８ｂｉｔ目
と記録決定入力端子２３ｂに供給された記録選択信号を
入力する。まず、アドレス１８ｂｉｔ目をデコ−ドし
て、０か１かを判定する。その結果が０の場合で記録選
択信号がシーケンシャルモードでは出力３５ａのみアク
ティブとする。記録選択信号が同一モードの場合は、出
力３５ａおよび３５ｃをアクティブにする。デコ−ドし
た結果が１の場合で、記録選択信号がシ−ケンシャルモ
−ドでは、３５ｂのみをアクティブとし、記録選択信号
が同一モ−ドでは、出力３５ｂおよび３５ｄをアクティ
ブとする。
【００３１】このように、シ−ケンシャルモ−ドではチ
ップセレクト信号は、いずれか１つがアクティブにな
り、同一モ−ドではメモリカ−ドフレ−ムに装着されて
いる全てのメモリチップに対してチップセレクト信号が
アクティブになる。メモリ容量、アドレス信号がこの仮
定と異なった場合も、この例のようにチップセレクト信
号をメモリチップ２５ａ、２５ｂに送出する。
ップセレクト信号は、いずれか１つがアクティブにな
り、同一モ−ドではメモリカ−ドフレ−ムに装着されて
いる全てのメモリチップに対してチップセレクト信号が
アクティブになる。メモリ容量、アドレス信号がこの仮
定と異なった場合も、この例のようにチップセレクト信
号をメモリチップ２５ａ、２５ｂに送出する。
【００３２】図８はこのようなメモリチップ２５ａ（２
５ｂ）の回路構成を説明するためのブロック図である。
５ｂ）の回路構成を説明するためのブロック図である。
【００３３】４１ａは、メモリカ−ドフレ−ム２４のＩ
／Ｏ出力３３と接続するデ−タ入出力端子であり、この
デ−タ入出力端子４１ａはメモリ３８の各デ−タ入出力
端子に接続する。４１ｂは、メモリカ−ドフレ−ム２４
の出力３５ａと接続するアドレス入力端子であり、この
アドレス入力端子４１ｂはメモリ３８の各アドレス入力
端子に接続する。
／Ｏ出力３３と接続するデ−タ入出力端子であり、この
デ−タ入出力端子４１ａはメモリ３８の各デ−タ入出力
端子に接続する。４１ｂは、メモリカ−ドフレ−ム２４
の出力３５ａと接続するアドレス入力端子であり、この
アドレス入力端子４１ｂはメモリ３８の各アドレス入力
端子に接続する。
【００３４】４１ｃ，４１ｄは、チップセレクト回路３
５のチップセレクト信号３５ａ、３５ｂを供給するセレ
クト端子であり、メモリ３８のチップセレクト端子に接
続する。さらに、４１ｅは、メモリカ−ドフレ−ム２４
の出力３５ｃと接続するタイミング信号であり、メモリ
３８のタイミング入力端子に接続する。
５のチップセレクト信号３５ａ、３５ｂを供給するセレ
クト端子であり、メモリ３８のチップセレクト端子に接
続する。さらに、４１ｅは、メモリカ−ドフレ−ム２４
の出力３５ｃと接続するタイミング信号であり、メモリ
３８のタイミング入力端子に接続する。
【００３５】上記したように、メモリチップ２５ａ、２
５ｂを複数の使用者が持つことによって、複数の使用者
が同一のデータを持つことができる。たとえば、メモリ
チップがＡ、Ｂ、Ｃあった場合、これを複数の使用者が
専用のメモリにすることにより、高価なメモリカードが
ー枚でも管理上問題はなくなる。
５ｂを複数の使用者が持つことによって、複数の使用者
が同一のデータを持つことができる。たとえば、メモリ
チップがＡ、Ｂ、Ｃあった場合、これを複数の使用者が
専用のメモリにすることにより、高価なメモリカードが
ー枚でも管理上問題はなくなる。
【００３６】この発明は、上記した実施例に限らず、複
数のメモリを絵柄によって区別して記録するもので、メ
モリＡには、風景をメモリＢには人物を記録することに
より、編集上管理し易くなる。
数のメモリを絵柄によって区別して記録するもので、メ
モリＡには、風景をメモリＢには人物を記録することに
より、編集上管理し易くなる。
【００３７】
【発明の効果】以上、記載したように、この発明のメモ
リカードによれば、メモリカード内の記憶部であるメモ
リチップを複数設け、しかも、これらを着脱可能にした
ことにより、同一のデータを複数の使用者が持つことや
関連付けられたデータを複数の使用者で別けてもつこと
も可能となる。
リカードによれば、メモリカード内の記憶部であるメモ
リチップを複数設け、しかも、これらを着脱可能にした
ことにより、同一のデータを複数の使用者が持つことや
関連付けられたデータを複数の使用者で別けてもつこと
も可能となる。
【図１】この発明の一実施例を模式的に示した斜視図。
【図２】図１の回路構成を示すブロック図。
【図３】図２に示した要部およびその周辺部の構成を示
すブロック図。
すブロック図。
【図４】この発明のメモリカ−ドの斜視図。
【図５】図４の一部が取り外ずされた状態を示す斜視
図。
図。
【図６】図４の一部を取り外して示した斜視図。
【図７】図４の内部の回路構成を示すブロック図。
【図８】図７に示す要部の回路ブロック図。
２…メモリカ−ド、 ９…Ａ／Ｄ変換器、 １１…メモ
リカ−ドコントロ−ル回路、 １２…ＣＰＵ、 １４，
２９…Ｉ／Ｏ制御回路、 １７，３８…メモリ、１８…
アドレス発生回路、 ２０…タイミング信号発生回路、
２２…記録方法選択回路、 ２４…メモリカ−ドフレ
−ム、 ２５ａ，２５ｂ…メモリチップ、３３…チップ
セレクト回路。
リカ−ドコントロ−ル回路、 １２…ＣＰＵ、 １４，
２９…Ｉ／Ｏ制御回路、 １７，３８…メモリ、１８…
アドレス発生回路、 ２０…タイミング信号発生回路、
２２…記録方法選択回路、 ２４…メモリカ−ドフレ
−ム、 ２５ａ，２５ｂ…メモリチップ、３３…チップ
セレクト回路。
Claims (4)
- 【請求項１】 複数のメモリチップから構成する半導体
メモリ、デ−タ信号、アドレス信号および制御信号の授
受のための信号接続手段、前記デ−タ信号の入出力を制
御する手段、前記アドレス信号および制御信号により、
前記半導体メモリに対する制御信号を生成する手段とを
備えたメモリカード本体と、 前記半導体メモリを構成する複数のメモリチップの中か
ら少なくとも１個のメモリチップを、前記メモリカード
本体から脱着自在とする手段とからなることを特徴とす
るメモリカード。 - 【請求項２】 半導体メモリに対する制御信号は、少な
くとも２個以上のメモリチップに対して入力されるデー
タ信号を、同時に書き込むことを特徴とする請求項１記
載のメモリカード。 - 【請求項３】 メモリカード本体の外部の制御信号によ
り、複数のメモリチップの何れか１個のメモリチップに
対して、入力されるデータを書き込むように制御信号を
生成するか否かを選択する手段を有してなることを特徴
とする請求項１記載のメモリカ−ド。 - 【請求項４】 着脱自在なメモリチップは、装着時にメ
モリカード本体内に封止してなることを特徴とする請求
項１記載のメモリカ−ド。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3252486A JPH0589304A (ja) | 1991-09-30 | 1991-09-30 | メモリカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3252486A JPH0589304A (ja) | 1991-09-30 | 1991-09-30 | メモリカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0589304A true JPH0589304A (ja) | 1993-04-09 |
Family
ID=17238046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3252486A Withdrawn JPH0589304A (ja) | 1991-09-30 | 1991-09-30 | メモリカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0589304A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6266724B1 (en) | 1993-09-01 | 2001-07-24 | Sandisk Corporation | Removable mother/daughter peripheral card |
| US7107378B1 (en) | 2000-09-01 | 2006-09-12 | Sandisk Corporation | Cooperative interconnection and operation of a non-volatile memory card and an input-output card |
| US7209995B2 (en) | 2003-12-09 | 2007-04-24 | Sandisk Corporation | Efficient connection between modules of removable electronic circuit cards |
| US7305535B2 (en) | 2003-04-17 | 2007-12-04 | Sandisk Corporation | Memory cards including a standard security function |
| US12229442B2 (en) | 2021-07-08 | 2025-02-18 | Samsung Electronics Co., Ltd. | Storage device and method of operation thereof |
-
1991
- 1991-09-30 JP JP3252486A patent/JPH0589304A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6266724B1 (en) | 1993-09-01 | 2001-07-24 | Sandisk Corporation | Removable mother/daughter peripheral card |
| US7107378B1 (en) | 2000-09-01 | 2006-09-12 | Sandisk Corporation | Cooperative interconnection and operation of a non-volatile memory card and an input-output card |
| US7680974B2 (en) | 2000-09-01 | 2010-03-16 | Sandisk Corporation | Cooperative interconnection and operation of a non-volatile memory card and an input-output card |
| US7305535B2 (en) | 2003-04-17 | 2007-12-04 | Sandisk Corporation | Memory cards including a standard security function |
| US7209995B2 (en) | 2003-12-09 | 2007-04-24 | Sandisk Corporation | Efficient connection between modules of removable electronic circuit cards |
| US12229442B2 (en) | 2021-07-08 | 2025-02-18 | Samsung Electronics Co., Ltd. | Storage device and method of operation thereof |
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Legal Events
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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