JPH0589679A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0589679A JPH0589679A JP3252279A JP25227991A JPH0589679A JP H0589679 A JPH0589679 A JP H0589679A JP 3252279 A JP3252279 A JP 3252279A JP 25227991 A JP25227991 A JP 25227991A JP H0589679 A JPH0589679 A JP H0589679A
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- 239000004065 semiconductor Substances 0.000 title claims description 5
- 238000010586 diagram Methods 0.000 description 8
- 230000000295 complement effect Effects 0.000 description 4
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- 238000009792 diffusion process Methods 0.000 description 1
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- 230000003068 static effect Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 ビット線に接続されるメモリセルの数を減少
し、ビット線にのる容量を減少する。 【構成】 行選択情報Ｙ1 〜Ｙ4 及び列選択情報Ｘ1〜
Ｘ4 によって、アナログスイッチ２５，２６のうち上段
または下段及び奇数列又は偶数列のものをオンする。従
って、図において４つあるビット線２３，２４のうち１
つだけがビット線２１，２２に接続される。従って、非
選択列のビット線２１，２２に接続されるメモリセル１
０の数を減少し、ビット線２１，２２にのる容量を減少
でき、高速動作を可能とする。
し、ビット線にのる容量を減少する。 【構成】 行選択情報Ｙ1 〜Ｙ4 及び列選択情報Ｘ1〜
Ｘ4 によって、アナログスイッチ２５，２６のうち上段
または下段及び奇数列又は偶数列のものをオンする。従
って、図において４つあるビット線２３，２４のうち１
つだけがビット線２１，２２に接続される。従って、非
選択列のビット線２１，２２に接続されるメモリセル１
０の数を減少し、ビット線２１，２２にのる容量を減少
でき、高速動作を可能とする。
Description
【０００１】
【産業上の利用分野】本発明は、ＲＡＭの如き半導体メ
モリ装置に係り、特に、メモリセルに接続される信号線
の構造に関する。
モリ装置に係り、特に、メモリセルに接続される信号線
の構造に関する。
【０００２】
【従来の技術】図４は、スタティック型ＲＡＭの概略を
示す回路図である。この図においては、図面簡略化のた
めに４行４列のメモリセルを例示してある。
示す回路図である。この図においては、図面簡略化のた
めに４行４列のメモリセルを例示してある。
【０００３】行列配置される複数のメモリセル１０は、
行方向に配置されるワード線１１に接続され、さらに列
方向に配置されるビット線１２、１３に接続される。ワ
ード線１１には、アドレスデータを受けるデコーダから
の選択信号Ｙ1 〜Ｙ4 が与えられ、この選択信号Ｙ1 〜
Ｙ4に従ってワード線１１が択一的に指定される。指定
されたワード線１１には、所定の電位（例えば、電源電
位）が与えられ、そのワード線１１に接続されたメモリ
セル１０がそれぞれビット線１２、１３に接続される。
行方向に配置されるワード線１１に接続され、さらに列
方向に配置されるビット線１２、１３に接続される。ワ
ード線１１には、アドレスデータを受けるデコーダから
の選択信号Ｙ1 〜Ｙ4 が与えられ、この選択信号Ｙ1 〜
Ｙ4に従ってワード線１１が択一的に指定される。指定
されたワード線１１には、所定の電位（例えば、電源電
位）が与えられ、そのワード線１１に接続されたメモリ
セル１０がそれぞれビット線１２、１３に接続される。
【０００４】一方、ビット線１２、１３は、ＭＯＳトラ
ンジスタ１４を介してデータ線１５、１６に接続される
と共にＭＯＳトランジスタ１７を介して電源に接続さ
れ、特定のＭＯＳトランジスタ１４がオンしたときにビ
ット線１２、１３が選択的にデータ線１５、１６に接続
される。ＭＯＳトランジスタ１４のゲートには、アドレ
スデータを受けるデコーダからの選択信号Ｘ1 〜Ｘ4が
与えられ、この選択信号Ｘ1 〜Ｘ4 に従って択一的にＭ
ＯＳトランジスタ１４がオンされる。
ンジスタ１４を介してデータ線１５、１６に接続される
と共にＭＯＳトランジスタ１７を介して電源に接続さ
れ、特定のＭＯＳトランジスタ１４がオンしたときにビ
ット線１２、１３が選択的にデータ線１５、１６に接続
される。ＭＯＳトランジスタ１４のゲートには、アドレ
スデータを受けるデコーダからの選択信号Ｘ1 〜Ｘ4が
与えられ、この選択信号Ｘ1 〜Ｘ4 に従って択一的にＭ
ＯＳトランジスタ１４がオンされる。
【０００５】データ線１５、１６は、メモリセル１０の
データを判定するセンスアンプあるいはメモリセル１０
にデータを書き込むライトドライバに接続され、ＭＯＳ
トランジスタ１４がオンしてデータ線１５、１６にビッ
ト線１２、１３が接続されると、特定のメモリセル１０
がセンスアンプまたはライトドライバに接続される。そ
して、書き込み時には、ライトドライバからの相補的
（一方がＨレベルであれば、他方がＬレベル）信号をデ
ータ線１５、１６を介しメモリセル１０の相補的出力端
に供給し、データの書き込みを行い、読み出し時にはメ
モリセル１０の相補的出力端の状態をデータ線１５、１
６を介しセンスアンプに供給し読み出しを行う。
データを判定するセンスアンプあるいはメモリセル１０
にデータを書き込むライトドライバに接続され、ＭＯＳ
トランジスタ１４がオンしてデータ線１５、１６にビッ
ト線１２、１３が接続されると、特定のメモリセル１０
がセンスアンプまたはライトドライバに接続される。そ
して、書き込み時には、ライトドライバからの相補的
（一方がＨレベルであれば、他方がＬレベル）信号をデ
ータ線１５、１６を介しメモリセル１０の相補的出力端
に供給し、データの書き込みを行い、読み出し時にはメ
モリセル１０の相補的出力端の状態をデータ線１５、１
６を介しセンスアンプに供給し読み出しを行う。
【０００６】ＭＯＳトランジスタ１７及び一対のビット
線１２、１３間に接続されるＭＯＳトランジスタ１８の
ゲートには、ビット線１２、１３を初期設定するため
に、ビット線１２、１３の活性期間を設定するクロック
φ1 の反転クロックであるクロックｒφ1 が与えられ、
ビット線１２、１３の活性期間以外には一対のビット線
１２、１３に電源電位が印加されてビット線１２、１３
が初期化される。
線１２、１３間に接続されるＭＯＳトランジスタ１８の
ゲートには、ビット線１２、１３を初期設定するため
に、ビット線１２、１３の活性期間を設定するクロック
φ1 の反転クロックであるクロックｒφ1 が与えられ、
ビット線１２、１３の活性期間以外には一対のビット線
１２、１３に電源電位が印加されてビット線１２、１３
が初期化される。
【０００７】図５は、各メモリセル１０の構成を示す回
路図である。
路図である。
【０００８】各メモリセル１０は、それぞれ４つのＭＯ
Ｓトランジスタ１、２、３、４及び２つの抵抗５、６か
らなり、ＭＯＳトランジスタ１、２のドレインとゲート
とが互いに接続され、そのドレインがそれぞれ抵抗５、
６を介して電源に接続されると共にソースが接地されて
双安定型のフリップフロップが構成される。従って、Ｍ
ＯＳトランジスタ１、２は、一方がオン、他方がオフと
なる。さらに、ＭＯＳトランジスタ１、２のドレインが
ＭＯＳトランジスタ３、４を介してビット線１２、１３
に接続され、ワード線１１にＭＯＳトランジスタ３、４
のゲートが接続される。
Ｓトランジスタ１、２、３、４及び２つの抵抗５、６か
らなり、ＭＯＳトランジスタ１、２のドレインとゲート
とが互いに接続され、そのドレインがそれぞれ抵抗５、
６を介して電源に接続されると共にソースが接地されて
双安定型のフリップフロップが構成される。従って、Ｍ
ＯＳトランジスタ１、２は、一方がオン、他方がオフと
なる。さらに、ＭＯＳトランジスタ１、２のドレインが
ＭＯＳトランジスタ３、４を介してビット線１２、１３
に接続され、ワード線１１にＭＯＳトランジスタ３、４
のゲートが接続される。
【０００９】従って、アドレスデータに応じて特定のメ
モリセル１０が指定されると、対応するＭＯＳトランジ
スタ３、４がオンとなり、メモリセル１０がビット線１
２、１３に接続される。例えば、そのメモリセル１０が
ビット線１２、１３及びデータ線１５、１６を介してセ
ンスアンプに接続され、記憶されたデータがセンスアン
プを通じて読み出されることになる。
モリセル１０が指定されると、対応するＭＯＳトランジ
スタ３、４がオンとなり、メモリセル１０がビット線１
２、１３に接続される。例えば、そのメモリセル１０が
ビット線１２、１３及びデータ線１５、１６を介してセ
ンスアンプに接続され、記憶されたデータがセンスアン
プを通じて読み出されることになる。
【００１０】
【発明が解決しようとする課題】しかしながら、上述の
如きメモリセル１０においては、列方向の数が増加すれ
ば、それだけビット線１２、１３が長くなると共にここ
に接続されるメモリセル１０の数が大きくなる。このた
め、ビット線１２、１３の容量が増大し、ビット線１
２、１３の電位変動が緩慢になるために、アクセスタイ
ムが長くなり、高速動作が困難になるという問題が生じ
る。
如きメモリセル１０においては、列方向の数が増加すれ
ば、それだけビット線１２、１３が長くなると共にここ
に接続されるメモリセル１０の数が大きくなる。このた
め、ビット線１２、１３の容量が増大し、ビット線１
２、１３の電位変動が緩慢になるために、アクセスタイ
ムが長くなり、高速動作が困難になるという問題が生じ
る。
【００１１】また、ビット線１２、１３が不活性の状
態、すなわちＭＯＳトランジスタ１４がオフした状態で
も、ワード線１１が選択されて対応するメモリセル１０
のＭＯＳトランジスタ３、４がオンすると、Ｌレベルに
あるビット線１２、１３からＭＯＳトランジスタ１、３
あるいはＭＯＳトランジスタ２、４を通じて接地側に放
電電流が流れるため、ビット線１２、１３の電位が接地
電位まで引き下げられる。従って、ＭＯＳトランジスタ
１７、１８をオンして両ビット線１２、１３を初期化す
るときに消費される電力が大きくなると共に、接地ライ
ンに流れ込む電流により接地ラインの電位が上昇するた
め、メモリセル１０等が誤動作するおそれがある。この
ような接地ラインへの放電電流の流れ込みによる影響
は、メモリセル１０の行及び列が増大するほどに大きく
なるため、大容量のメモリ装置で顕著に現れることにな
る。
態、すなわちＭＯＳトランジスタ１４がオフした状態で
も、ワード線１１が選択されて対応するメモリセル１０
のＭＯＳトランジスタ３、４がオンすると、Ｌレベルに
あるビット線１２、１３からＭＯＳトランジスタ１、３
あるいはＭＯＳトランジスタ２、４を通じて接地側に放
電電流が流れるため、ビット線１２、１３の電位が接地
電位まで引き下げられる。従って、ＭＯＳトランジスタ
１７、１８をオンして両ビット線１２、１３を初期化す
るときに消費される電力が大きくなると共に、接地ライ
ンに流れ込む電流により接地ラインの電位が上昇するた
め、メモリセル１０等が誤動作するおそれがある。この
ような接地ラインへの放電電流の流れ込みによる影響
は、メモリセル１０の行及び列が増大するほどに大きく
なるため、大容量のメモリ装置で顕著に現れることにな
る。
【００１２】そこで、本発明は、消費電力の低減を図る
と共に接地ラインの電位上昇を防止し、アクセスタイム
の短縮の他、大容量化を図り、かつビット線の配線密度
の増加を抑制した半導体メモリ装置の提供を目的とす
る。
と共に接地ラインの電位上昇を防止し、アクセスタイム
の短縮の他、大容量化を図り、かつビット線の配線密度
の増加を抑制した半導体メモリ装置の提供を目的とす
る。
【００１３】
【課題を解決するための手段】本発明は、上述の課題を
解決するためになされたもので、行列配置された複数の
メモリセルと、このメモリセルの各列に対応して一対ず
つ設けられると共に行単位で少なくとも２つに分割さ
れ、各メモリセルの相補的な出力端に接続された第１の
ビット線と、上記メモリセルの各列に対応して一対ずつ
設けられ、その列の一対の第１のビット線がそれぞれ接
続されると共に、隣接する２列に対応するものについて
は共有し１つにまとめられている第２のビット線と、第
１のビット線と第２のビット線の各接続部に設けられ、
両者の接続を制御するスイッチと、行選択アドレス情報
および列選択アドレス情報に基づき、各第２ビット線に
１つの第１ビット線が接続されるように上記スイッチを
制御するスイッチ制御手段とを有することを特徴とす
る。
解決するためになされたもので、行列配置された複数の
メモリセルと、このメモリセルの各列に対応して一対ず
つ設けられると共に行単位で少なくとも２つに分割さ
れ、各メモリセルの相補的な出力端に接続された第１の
ビット線と、上記メモリセルの各列に対応して一対ずつ
設けられ、その列の一対の第１のビット線がそれぞれ接
続されると共に、隣接する２列に対応するものについて
は共有し１つにまとめられている第２のビット線と、第
１のビット線と第２のビット線の各接続部に設けられ、
両者の接続を制御するスイッチと、行選択アドレス情報
および列選択アドレス情報に基づき、各第２ビット線に
１つの第１ビット線が接続されるように上記スイッチを
制御するスイッチ制御手段とを有することを特徴とす
る。
【００１４】
【作用】本発明によれば、第１のビット線は列方向のメ
モリセルの一部が接続されたものである。そして、第２
のビット線に接続される第１ビット線は多くて１つであ
る。そこで、第２ビット線に接続されるメモリセルの数
を減少することができる。そこで、非選択のメモリセル
が接続される一部の第１のビット線を第２のビット線か
ら電気的に分離することで、選択されたメモリセルが接
続されるビット線の容量が低減され、ビット線の電位の
変化が速くなってアクセスタイムが短縮される。また、
非選択列のメモリセルにビット線から流れ込む放電電流
が低減されるために、ビット線の初期化の際に消費され
る電力が減少し、接地ラインの電位の上昇を防止でき
る。
モリセルの一部が接続されたものである。そして、第２
のビット線に接続される第１ビット線は多くて１つであ
る。そこで、第２ビット線に接続されるメモリセルの数
を減少することができる。そこで、非選択のメモリセル
が接続される一部の第１のビット線を第２のビット線か
ら電気的に分離することで、選択されたメモリセルが接
続されるビット線の容量が低減され、ビット線の電位の
変化が速くなってアクセスタイムが短縮される。また、
非選択列のメモリセルにビット線から流れ込む放電電流
が低減されるために、ビット線の初期化の際に消費され
る電力が減少し、接地ラインの電位の上昇を防止でき
る。
【００１５】そして、第２のビット線を隣接する２列の
第１ビット線を共有の第２ビット線に接続することによ
り、配線密度を半分にすることができ、デザインル−ル
を緩和することできる。
第１ビット線を共有の第２ビット線に接続することによ
り、配線密度を半分にすることができ、デザインル−ル
を緩和することできる。
【００１６】
【実施例】本発明の一実施例を図面に従って説明する。
【００１７】図１は、本発明の半導体メモリ装置の回路
図であり、図２はその動作を示すタイミング図である。
図であり、図２はその動作を示すタイミング図である。
【００１８】複数のメモリセル１０は、行及び列方向に
配置され、それぞれの行及び列に沿ってワード線１１及
びビット線２１、２２が対応付けて配置されている。各
ワード線１１は、対応するメモリセル１０に接続され、
各ビット線２１、２２には、各列が２分割されたメモリ
セル１０に対応付けられる上段のビット線２３、２４及
び下段のビット線２３、２４が対応するアナログスイッ
チ２５、２６を介して接続される。
配置され、それぞれの行及び列に沿ってワード線１１及
びビット線２１、２２が対応付けて配置されている。各
ワード線１１は、対応するメモリセル１０に接続され、
各ビット線２１、２２には、各列が２分割されたメモリ
セル１０に対応付けられる上段のビット線２３、２４及
び下段のビット線２３、２４が対応するアナログスイッ
チ２５、２６を介して接続される。
【００１９】また、各ビット線２１、２２には、図３と
同様に、ＭＯＳトランジスタ１７、１８からなるプリチ
ャージ回路が設けられ、反転クロックｒφ1に従って電
源電位が供給されると共に、ＭＯＳトランジスタ１４を
介してデータ線１５、１６が接続され、メモリセル１０
のデータがデータ線１５、１６を介してセンスアンプに
読み出される。さらに、ビット線２３、２４には、ＭＯ
Ｓトランジスタ２７、２８からなるプリチャージ回路が
設けられ、ビット線２１、２２と同様に反転クロックｒ
φ1 に従って電源電位が与えられる。
同様に、ＭＯＳトランジスタ１７、１８からなるプリチ
ャージ回路が設けられ、反転クロックｒφ1に従って電
源電位が供給されると共に、ＭＯＳトランジスタ１４を
介してデータ線１５、１６が接続され、メモリセル１０
のデータがデータ線１５、１６を介してセンスアンプに
読み出される。さらに、ビット線２３、２４には、ＭＯ
Ｓトランジスタ２７、２８からなるプリチャージ回路が
設けられ、ビット線２１、２２と同様に反転クロックｒ
φ1 に従って電源電位が与えられる。
【００２０】従って、各メモリセル１０に接続されるビ
ット線２３、２４は、選択されたメモリセル１０に接続
される上段のビット線２３、２４あるいは下段のビット
線２３、２４の一方だけがビット線２１、２２に接続さ
れ、データ線１５、１６に接続されるビット線２１、２
２、２３、２４の容量が低減される。一般に、ビット線
２１、２２の容量は、拡散領域とのコンタクト部分が多
いほど大きくなるため、ビット線２１、２２に接続され
るメモリセル数を削減することにより容量の低減を図れ
る。
ット線２３、２４は、選択されたメモリセル１０に接続
される上段のビット線２３、２４あるいは下段のビット
線２３、２４の一方だけがビット線２１、２２に接続さ
れ、データ線１５、１６に接続されるビット線２１、２
２、２３、２４の容量が低減される。一般に、ビット線
２１、２２の容量は、拡散領域とのコンタクト部分が多
いほど大きくなるため、ビット線２１、２２に接続され
るメモリセル数を削減することにより容量の低減を図れ
る。
【００２１】ビット線２１、２２の初期化期間を設定す
るクロックφ1 は、図２に示すように、アドレスＡＤＲ
が変化するとしばらくのちに立ち上がり、これに遅れ
て、ワード線１１及びビット線２１、２２が選択するデ
コーダを動作させるためのクロックφ2 、φ3 が順次立
ち上がる。
るクロックφ1 は、図２に示すように、アドレスＡＤＲ
が変化するとしばらくのちに立ち上がり、これに遅れ
て、ワード線１１及びビット線２１、２２が選択するデ
コーダを動作させるためのクロックφ2 、φ3 が順次立
ち上がる。
【００２２】このとき、クロックφA1、φA2、φB1、φ
B2は、アドレスデータに応じ、何れかがクロックφ2 に
続いて立ち上がることになる。すなわち、クロック
φA1、φA2、φB1、φB2は、選択信号Ｘ1 〜Ｘ4 および
Ｙ1 〜Ｙ4 に従って、択一的にＨレベルとなるものであ
り、図３に示されるように選択回路３０によって形成さ
れる。従って、アドレスが指定されてビット線２１、２
２が初期化状態となると、ワード線１１に選択信号Ｙ1
〜Ｙ2 が与えられてメモリセル１０の行が指定されると
共に、ビット線２３、２４（上段のビット線２３、２４
または下段のビット線２３、２４）が選択的にビット線
２１、２２に接続される。すなわち、この例ではビット
線２３、２４が行、列それぞれ２つのグループに分けら
れており、行方向は上段または下段、列方向は奇数また
は偶数列のスイッチ２５、２６が選択的にオンされ、ビ
ット線２１、２２に接続される。
B2は、アドレスデータに応じ、何れかがクロックφ2 に
続いて立ち上がることになる。すなわち、クロック
φA1、φA2、φB1、φB2は、選択信号Ｘ1 〜Ｘ4 および
Ｙ1 〜Ｙ4 に従って、択一的にＨレベルとなるものであ
り、図３に示されるように選択回路３０によって形成さ
れる。従って、アドレスが指定されてビット線２１、２
２が初期化状態となると、ワード線１１に選択信号Ｙ1
〜Ｙ2 が与えられてメモリセル１０の行が指定されると
共に、ビット線２３、２４（上段のビット線２３、２４
または下段のビット線２３、２４）が選択的にビット線
２１、２２に接続される。すなわち、この例ではビット
線２３、２４が行、列それぞれ２つのグループに分けら
れており、行方向は上段または下段、列方向は奇数また
は偶数列のスイッチ２５、２６が選択的にオンされ、ビ
ット線２１、２２に接続される。
【００２３】続いて、ビット線２１、２２に選択信号Ｘ
1 〜Ｘ4が与えられてメモリセル１０の列が指定され
る。このとき、ビット線２１、２２には、上段または下
段のビット線２３、２４の一方が接続されるため、メモ
リセル１０との接続点が半減し、容量の低減が図れる。
また、奇数または偶数の一方の列のメモリセル１０がビ
ット線２１、２２に接続されるため、ビット線２１、２
２を隣接する列同士で共用しても信号が競合することは
ない。
1 〜Ｘ4が与えられてメモリセル１０の列が指定され
る。このとき、ビット線２１、２２には、上段または下
段のビット線２３、２４の一方が接続されるため、メモ
リセル１０との接続点が半減し、容量の低減が図れる。
また、奇数または偶数の一方の列のメモリセル１０がビ
ット線２１、２２に接続されるため、ビット線２１、２
２を隣接する列同士で共用しても信号が競合することは
ない。
【００２４】このような構成によれば、アドレスデータ
に基づいて指定されるビット線２１、２２の容量の低減
により、ビット線２１、２２の電位変動が素早くなり、
アクセスタイムを短縮できる。また、ビット線２１、２
２を隣接するもの同士共用したため、ビット線２１、２
２の配線密度を低減でき、設計の際の自由度が大きくで
きる（デザインルールを緩やかにできる）。
に基づいて指定されるビット線２１、２２の容量の低減
により、ビット線２１、２２の電位変動が素早くなり、
アクセスタイムを短縮できる。また、ビット線２１、２
２を隣接するもの同士共用したため、ビット線２１、２
２の配線密度を低減でき、設計の際の自由度が大きくで
きる（デザインルールを緩やかにできる）。
【００２５】なお、本実施例では、４行４列のメモリセ
ル１０に対して２分割のビット線２３、２４を対応付け
る場合を例示したが、メモリセル１０の行数が増大した
場合には、ビット線２３、２４を４分割あるいは８分割
とすることも可能であり、ビット線ＢＬの分割方法は、
メモリセル１０の数に応じて適宜設定すればよい。
ル１０に対して２分割のビット線２３、２４を対応付け
る場合を例示したが、メモリセル１０の行数が増大した
場合には、ビット線２３、２４を４分割あるいは８分割
とすることも可能であり、ビット線ＢＬの分割方法は、
メモリセル１０の数に応じて適宜設定すればよい。
【００２６】
【発明の効果】本発明によれば、メモリセルに接続され
るビット線の容量を低減することができるために、ビッ
ト線の電位変動が速くなり、アクセスタイムが短縮され
る。そして、非選択のメモリセル列において、ビット線
からメモリセルに流れ込む放電電流を減少でき、ビット
線の初期化の際に消費される電力を低減できると共に、
各メモリセルが接続される接地ラインの電位上昇が抑圧
されてメモリセルの誤動作が防止される。
るビット線の容量を低減することができるために、ビッ
ト線の電位変動が速くなり、アクセスタイムが短縮され
る。そして、非選択のメモリセル列において、ビット線
からメモリセルに流れ込む放電電流を減少でき、ビット
線の初期化の際に消費される電力を低減できると共に、
各メモリセルが接続される接地ラインの電位上昇が抑圧
されてメモリセルの誤動作が防止される。
【００２７】さらに、第１のビット線と第２のビット線
とを異なる配線層で構成した場合に、第２のビット線の
配線密度を低減するすることにより、デザインル−ルを
緩和でき、さらに、別の用途のために有効に使用でき
る。
とを異なる配線層で構成した場合に、第２のビット線の
配線密度を低減するすることにより、デザインル−ルを
緩和でき、さらに、別の用途のために有効に使用でき
る。
【図１】本発明の一実施例の回路図。
【図２】図１の動作のタイミング図。
【図３】スイッチの開閉を制御するクロック生成のため
の選択回路の構成を示す図。
の選択回路の構成を示す図。
【図４】従来の半導体メモリ装置の回路図。
【図５】メモリセルの回路図。
１〜４ ＭＯＳトランジスタ ５、６ 抵抗 １０ メモリセル １１ ワード線 １２、１３、２１、２２、２３、２４ ビット線 １４、１７、１８ ＭＯＳトランジスタ １５、１６ データ線 ２５、２６ アナログスイッチ
Claims (1)
- 【請求項１】 行列配置された複数のメモリセルと、 このメモリセルの各列に対応して一対ずつ設けられると
共に行単位で少なくとも２つに分割され、各メモリセル
の相補的な出力端に接続された第１のビット線と、 上記メモリセルの各列に対応して一対ずつ設けられ、そ
の列の一対の第１のビット線がそれぞれ接続されると共
に、隣接する２列に対応するものについては共有し１つ
にまとめられている第２のビット線と、 第１のビット線と第２のビット線の各接続部に設けら
れ、両者の接続を制御するスイッチと、 行選択アドレス情報および列選択アドレス情報に基づ
き、各第２ビット線に１つの第１ビット線が接続される
ように上記スイッチを制御するスイッチ制御手段と、 を有することを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3252279A JPH0589679A (ja) | 1991-09-30 | 1991-09-30 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3252279A JPH0589679A (ja) | 1991-09-30 | 1991-09-30 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0589679A true JPH0589679A (ja) | 1993-04-09 |
Family
ID=17235039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3252279A Pending JPH0589679A (ja) | 1991-09-30 | 1991-09-30 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0589679A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0765583A (ja) * | 1993-08-26 | 1995-03-10 | Nec Corp | 半導体記憶装置 |
-
1991
- 1991-09-30 JP JP3252279A patent/JPH0589679A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0765583A (ja) * | 1993-08-26 | 1995-03-10 | Nec Corp | 半導体記憶装置 |
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