JPH0590333A - フイルム実装型半導体装置 - Google Patents
フイルム実装型半導体装置Info
- Publication number
- JPH0590333A JPH0590333A JP24585291A JP24585291A JPH0590333A JP H0590333 A JPH0590333 A JP H0590333A JP 24585291 A JP24585291 A JP 24585291A JP 24585291 A JP24585291 A JP 24585291A JP H0590333 A JPH0590333 A JP H0590333A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- film
- conductive pattern
- type semiconductor
- static electricity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 230000002093 peripheral effect Effects 0.000 claims abstract description 4
- 238000007689 inspection Methods 0.000 claims description 7
- 230000003068 static effect Effects 0.000 abstract description 11
- 230000005611 electricity Effects 0.000 abstract description 10
- 230000015556 catabolic process Effects 0.000 abstract description 3
- 239000008188 pellet Substances 0.000 abstract description 3
- 230000006378 damage Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 4
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 フィルム実装型半導体装置に於て、実装され
た半導体ペレットの任意の端子に、静電気が印可された
場合、印可された電化を逃がす経路を形成することによ
って、静電気破壊を防止する。 【構成】 テープキャリア周辺部に導電性パターン部を
配置し、搬送用スプロケットを介して接地電位を与え、
それぞれのリードパターンをこの導電性パターンに接続
する。 【効果】 テープキャリアに実装された半導体ペレット
の任意の端子に印可された静電気は、搬送用スプロケッ
トを介して接地電位を与えられているテープキャリア周
辺部に設けられた導電性パターンを介して電荷を逃がす
ことができるため、集積回路素子の静電気破壊を確実に
防止できる。
た半導体ペレットの任意の端子に、静電気が印可された
場合、印可された電化を逃がす経路を形成することによ
って、静電気破壊を防止する。 【構成】 テープキャリア周辺部に導電性パターン部を
配置し、搬送用スプロケットを介して接地電位を与え、
それぞれのリードパターンをこの導電性パターンに接続
する。 【効果】 テープキャリアに実装された半導体ペレット
の任意の端子に印可された静電気は、搬送用スプロケッ
トを介して接地電位を与えられているテープキャリア周
辺部に設けられた導電性パターンを介して電荷を逃がす
ことができるため、集積回路素子の静電気破壊を確実に
防止できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体チップを、ＴＡ
Ｂ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）
方式によってフィルム上に搭載した半導体装置に於ける
リード配線部の構造及び電気的特性検査方法に関する。
Ｂ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）
方式によってフィルム上に搭載した半導体装置に於ける
リード配線部の構造及び電気的特性検査方法に関する。
【０００２】
【従来の技術】従来、ＴＡＢ方式によって半導体チップ
をフィルム上に搭載し、このフィルムを適宣カットして
フィルム上にあらかじめ形成されたリード配線を介して
外部回路などに接続する方法がある。
をフィルム上に搭載し、このフィルムを適宣カットして
フィルム上にあらかじめ形成されたリード配線を介して
外部回路などに接続する方法がある。
【０００３】このフィルム型半導体装置の平坦構造を図
３に示す。
３に示す。
【０００４】ポリィミド製のフィルムで形成されたテー
プキャリア２０１上には、半導体チップ２０２を収容す
るためのデバイスホール２０４と、テープ搬送用のスプ
ロケットホール２０５が形成されており、テープキャリ
ア２０１の表面上には、予め半導体チップ２０２上に形
成されたバンプ電極に対応した数のリード配線２０３が
印刷形成されている。
プキャリア２０１上には、半導体チップ２０２を収容す
るためのデバイスホール２０４と、テープ搬送用のスプ
ロケットホール２０５が形成されており、テープキャリ
ア２０１の表面上には、予め半導体チップ２０２上に形
成されたバンプ電極に対応した数のリード配線２０３が
印刷形成されている。
【０００５】このフィルム実装型半導体装置に於ては、
半導体チップ２０２上に形成されたバンプ電極に接続さ
れたリード配線２０３は、個々に独立し、かつ、電位的
にもオープン状態となっていた。
半導体チップ２０２上に形成されたバンプ電極に接続さ
れたリード配線２０３は、個々に独立し、かつ、電位的
にもオープン状態となっていた。
【０００６】
【発明が解決しようとする課題】しかしながら、上記フ
ィルム実装型半導体装置に於ては、リード配線２０３が
オープン状態で電気的に不安定であることより、テープ
キャリア２０１自体が静電気により帯電し易く、静電気
が任意のリード配線２０３に印可された場合、テープキ
ャリアに実装された半導体チップの集積回路素子が、破
壊されてしまうという問題点を有していた。
ィルム実装型半導体装置に於ては、リード配線２０３が
オープン状態で電気的に不安定であることより、テープ
キャリア２０１自体が静電気により帯電し易く、静電気
が任意のリード配線２０３に印可された場合、テープキ
ャリアに実装された半導体チップの集積回路素子が、破
壊されてしまうという問題点を有していた。
【０００７】したがって、フィルム実装型半導体装置の
製造に於ては、人体アース、製造設備のアース、イオン
アナライザーによる除電等の静電対策が必要であり、ま
た半導体装置の静電気破壊による信頼性低下をまねいて
いた。
製造に於ては、人体アース、製造設備のアース、イオン
アナライザーによる除電等の静電対策が必要であり、ま
た半導体装置の静電気破壊による信頼性低下をまねいて
いた。
【０００８】そこで、本発明は上記問題を解決するもの
であり、その課題は、リード配線２０３を電気的に安定
させることによって、静電気が印可された時の電荷を逃
がす経路を持ったフィルム実装型半導体装置を提供する
ことにある。
であり、その課題は、リード配線２０３を電気的に安定
させることによって、静電気が印可された時の電荷を逃
がす経路を持ったフィルム実装型半導体装置を提供する
ことにある。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、フィルム上に半導体チップを搭載し、半導体チップ
に接続された複数の配線からなるリードパターンが形成
されたフィルム実装型半導体装置に於て、本発明が講じ
た手段は、テープキャリア周辺部に導電性パターン部を
配置し、搬送用スプロケットを介して接地電位を与え、
更にそれぞれのリードパターンをこの導電性パターンに
接続するものである。
に、フィルム上に半導体チップを搭載し、半導体チップ
に接続された複数の配線からなるリードパターンが形成
されたフィルム実装型半導体装置に於て、本発明が講じ
た手段は、テープキャリア周辺部に導電性パターン部を
配置し、搬送用スプロケットを介して接地電位を与え、
更にそれぞれのリードパターンをこの導電性パターンに
接続するものである。
【００１０】
【実施例】次に、添付図面を参照して本発明の実施例を
説明する。
説明する。
【００１１】（実施例１）図１は、フィルム実装型半導
体装置の実施例を示す平面図である。テープキャリア１
０１のほぼ中央部にはデバイスホール１０４、上下端部
にはスプロケットホール１０２が打ち抜き形成されてい
る。半導体のバンプ電極と接続されたリード配線１０３
は、テープ周辺に配置され、搬送用スプロケットを介し
て接地電位を与えられる導電性パターン１０５に接続用
導電性パターン１０６を介して接続される。従って、こ
のリード配線１０３は電位的に接地され、静電気が製造
工程中に印可されても接地側に逃がす電気的経路を持つ
ことになる。
体装置の実施例を示す平面図である。テープキャリア１
０１のほぼ中央部にはデバイスホール１０４、上下端部
にはスプロケットホール１０２が打ち抜き形成されてい
る。半導体のバンプ電極と接続されたリード配線１０３
は、テープ周辺に配置され、搬送用スプロケットを介し
て接地電位を与えられる導電性パターン１０５に接続用
導電性パターン１０６を介して接続される。従って、こ
のリード配線１０３は電位的に接地され、静電気が製造
工程中に印可されても接地側に逃がす電気的経路を持つ
ことになる。
【００１２】一方、最終電気的特性検査工程では、検査
前に各々のリード配線１０３間及びテープ周辺に配置さ
れた導電性パターン１０５に接続している接続用導電性
パターン１０６を打ち抜くことにより、各リード配線を
電気的に絶縁させ、独立した電極として電気的特性検査
を行なうことができる。
前に各々のリード配線１０３間及びテープ周辺に配置さ
れた導電性パターン１０５に接続している接続用導電性
パターン１０６を打ち抜くことにより、各リード配線を
電気的に絶縁させ、独立した電極として電気的特性検査
を行なうことができる。
【００１３】（実施例２）次に、図２を参照して本発明
によるフィルム実装型半導体装置の実施例２を説明す
る。
によるフィルム実装型半導体装置の実施例２を説明す
る。
【００１４】この実施例に於ては、接続用導電性パター
ン１０６以外は図１に示す実施例１と同一であり、説明
は省略する。
ン１０６以外は図１に示す実施例１と同一であり、説明
は省略する。
【００１５】図２に於て、接続用導電パターン１０６
は、リード配線外端部より各配線パターンを一括して、
接地導電パターン１０５に接続し、各配線パターンを電
位的に接地する。また、四方にリード配線が配置されて
いる場合、両側に配置された接地用導電パターンを結ぶ
新たな接地用導電パターンを設ける。
は、リード配線外端部より各配線パターンを一括して、
接地導電パターン１０５に接続し、各配線パターンを電
位的に接地する。また、四方にリード配線が配置されて
いる場合、両側に配置された接地用導電パターンを結ぶ
新たな接地用導電パターンを設ける。
【００１６】最終電気的特性検査時には、検査前に接地
用導電パターン一括でを抜き、各リード配線を電気的に
独立させる。この場合、一括した接地電源パターン１０
５を打ち抜くため、実施例１に要求されるほどの高い打
ち抜き精度は必要としない。
用導電パターン一括でを抜き、各リード配線を電気的に
独立させる。この場合、一括した接地電源パターン１０
５を打ち抜くため、実施例１に要求されるほどの高い打
ち抜き精度は必要としない。
【００１７】
【発明の効果】以上述べたように、本発明によれば、テ
ープキャリアに実装された半導体ペレットの集積回路素
子に静電気による過大電流が加わらないため、集積回路
素子の静電気破壊を確実に防止できる。
ープキャリアに実装された半導体ペレットの集積回路素
子に静電気による過大電流が加わらないため、集積回路
素子の静電気破壊を確実に防止できる。
【図１】本発明によるフィルム型半導体装置の実施例１
を示す平面図である。
を示す平面図である。
【図２】本発明によるフィルム型半導体装置の実施例２
を示す平面図である。
を示す平面図である。
【図３】従来のフィルム型半導体装置の平坦構造を示す
平面図である。
平面図である。
１０１ テープキャリア １０２ スプロケットホール １０３ リード配線 １０４ デバイスホール １０５ 導電性パターン １０６ 接地用導電性パタ−ン ２０１ テープキャリア ２０２ 半導体チップ ２０３ リード配線 ２０４ デバイスホール ２０５ スプロケットホール
Claims (2)
- 【請求項１】フィルム上に半導体チップを搭載し、該半
導体チップに接続された複数の配線からなるリ−ドパタ
−ンが形成されているフィルム実装型半導体装置に於
て、前記リードパターンをフィルム周辺部に設けた導電
性パターンに接続することを特徴とするフィルム実装型
半導体装置。 - 【請求項２】請求項１記載のフィルム実装型半導体装置
に於て、リードパタ−ンとフィルム周辺部に設けた導電
性パターンとの接続部を、電気的特性検査時にパンチで
抜き、電気的特性検査を行なうことを特徴とするフィル
ム実装型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24585291A JPH0590333A (ja) | 1991-09-25 | 1991-09-25 | フイルム実装型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24585291A JPH0590333A (ja) | 1991-09-25 | 1991-09-25 | フイルム実装型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590333A true JPH0590333A (ja) | 1993-04-09 |
Family
ID=17139803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24585291A Pending JPH0590333A (ja) | 1991-09-25 | 1991-09-25 | フイルム実装型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590333A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09283572A (ja) * | 1996-04-17 | 1997-10-31 | Nec Corp | フィルム・キャリア半導体装置 |
| KR20010018949A (ko) * | 1999-08-24 | 2001-03-15 | 마이클 디. 오브라이언 | 반도체패키지용 회로기판 |
| KR100381844B1 (ko) * | 1998-08-31 | 2003-07-10 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지용써킷테이프 |
| JP2009252964A (ja) * | 2008-04-04 | 2009-10-29 | Oki Semiconductor Co Ltd | テープキャリア、半導体装置及び位置ずれ判定方法 |
-
1991
- 1991-09-25 JP JP24585291A patent/JPH0590333A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09283572A (ja) * | 1996-04-17 | 1997-10-31 | Nec Corp | フィルム・キャリア半導体装置 |
| KR100381844B1 (ko) * | 1998-08-31 | 2003-07-10 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지용써킷테이프 |
| KR20010018949A (ko) * | 1999-08-24 | 2001-03-15 | 마이클 디. 오브라이언 | 반도체패키지용 회로기판 |
| JP2009252964A (ja) * | 2008-04-04 | 2009-10-29 | Oki Semiconductor Co Ltd | テープキャリア、半導体装置及び位置ずれ判定方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6610923B1 (en) | Multi-chip module utilizing leadframe | |
| US5748209A (en) | Thermal ink jet tab circuit having a plurality of trace groups wherein adjacent traces in each group are staggered | |
| US20040113250A1 (en) | Integrated circuit assembly | |
| JPH0526746Y2 (ja) | ||
| US4839713A (en) | Package structure for semiconductor device | |
| JP3927783B2 (ja) | 半導体部品 | |
| US5237201A (en) | TAB type semiconductor device and method of manufacturing the same | |
| CN100534276C (zh) | 层叠插座触头 | |
| US6300577B1 (en) | Film carrier and method of burn-in testing | |
| JPH0590333A (ja) | フイルム実装型半導体装置 | |
| KR100471625B1 (ko) | 반도체 장치 기판 및 반도체 장치의 제조 방법 | |
| KR100880187B1 (ko) | 반도체 장치용 기판 | |
| US7221549B2 (en) | Circuitry for protecting electronic circuits against electrostatic discharges and methods of operating the same | |
| JP2755148B2 (ja) | 半導体装置 | |
| JPH0636579Y2 (ja) | テ−プキヤリア半導体装置 | |
| JP3169077B2 (ja) | グリッド型パッケ−ジおよびその製造方法 | |
| JPS6250980B2 (ja) | ||
| JPH0515318B2 (ja) | ||
| JP2542636B2 (ja) | フィルムキャリア | |
| JP2504924B2 (ja) | 半導体装置の製造方法 | |
| JPH0533532B2 (ja) | ||
| JPH033261A (ja) | 静電破壊防止用テープキャリア | |
| JPH05343604A (ja) | ハイブリッドｉｃとその製造方法 | |
| JPH06268150A (ja) | 半導体素子 | |
| JPH02241043A (ja) | 回路基板の製造方法 |