JPH0590400A - 高耐圧素子内蔵半導体装置 - Google Patents
高耐圧素子内蔵半導体装置Info
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- JPH0590400A JPH0590400A JP3280799A JP28079991A JPH0590400A JP H0590400 A JPH0590400 A JP H0590400A JP 3280799 A JP3280799 A JP 3280799A JP 28079991 A JP28079991 A JP 28079991A JP H0590400 A JPH0590400 A JP H0590400A
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Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 高耐圧素子の素子面積を小さくして高耐圧素
子内蔵半導体装置の微細化を図る。 【構成】 高耐圧のＮＭＯＳトランジスタ６において、
Ｎ+ ドレイン領域とＮ- 領域とからなる二重拡散領域
を、絶縁体８が埋め込まれた溝７ｃで分離することによ
り、Ｎ- 領域の外方向への横拡がりを防止して、高耐圧
素子の素子面積を小さくする。
子内蔵半導体装置の微細化を図る。 【構成】 高耐圧のＮＭＯＳトランジスタ６において、
Ｎ+ ドレイン領域とＮ- 領域とからなる二重拡散領域
を、絶縁体８が埋め込まれた溝７ｃで分離することによ
り、Ｎ- 領域の外方向への横拡がりを防止して、高耐圧
素子の素子面積を小さくする。
Description
【０００１】
【産業上の利用分野】本発明は、表示デバイス駆動装
置、各種モータ駆動装置、ＤＣ−ＤＣコンバータ、スイ
ッチング電源用スイッチ装置等のように、高耐圧素子を
内蔵した半導体装置に関する。
置、各種モータ駆動装置、ＤＣ−ＤＣコンバータ、スイ
ッチング電源用スイッチ装置等のように、高耐圧素子を
内蔵した半導体装置に関する。
【０００２】
【従来の技術】近年、集積回路の電源は低電圧化の傾向
にあり、これに支えられてＭＯＳ集積回路の微細加工技
術は一段と進歩している。しかし、半導体装置内に高耐
圧素子を同時に作り込もうとすると、拡散層を浅くして
横拡がりを抑えながら微細化を進めるという上記の微細
加工技術の方向に逆らって、拡散層を深くしてＰＮ接合
の電界緩和を図る必要がある。このような高耐圧素子を
実現する手法として、二重拡散法が知られている。
にあり、これに支えられてＭＯＳ集積回路の微細加工技
術は一段と進歩している。しかし、半導体装置内に高耐
圧素子を同時に作り込もうとすると、拡散層を浅くして
横拡がりを抑えながら微細化を進めるという上記の微細
加工技術の方向に逆らって、拡散層を深くしてＰＮ接合
の電界緩和を図る必要がある。このような高耐圧素子を
実現する手法として、二重拡散法が知られている。
【０００３】図３は、二重拡散法を用いて実現した高耐
圧ＮチャネルＭＯＳトランジスタの構成を示した断面図
である。図中、符号１はＰ- 型のシリコン基板であり、
このシリコン基板１上にゲートＧ、ドレインＤ、ソース
ＳからなるＭＯＳトランジスタが作り込まれている。高
電圧が印加されるドレイン領域は、Ｎ- 領域２ａと、Ｎ
+ 領域２ｂとからなる二重拡散構造になっている。この
ような二重拡散構造によると、ドレイン−基板間は不純
物濃度勾配の緩いＰＮ接合になるので、ドレインＤに高
電圧が印加された際にＰＮ接合部の空乏層が拡がり、こ
の部分に作用する電界が緩和され、耐圧を向上させるこ
とができる。
圧ＮチャネルＭＯＳトランジスタの構成を示した断面図
である。図中、符号１はＰ- 型のシリコン基板であり、
このシリコン基板１上にゲートＧ、ドレインＤ、ソース
ＳからなるＭＯＳトランジスタが作り込まれている。高
電圧が印加されるドレイン領域は、Ｎ- 領域２ａと、Ｎ
+ 領域２ｂとからなる二重拡散構造になっている。この
ような二重拡散構造によると、ドレイン−基板間は不純
物濃度勾配の緩いＰＮ接合になるので、ドレインＤに高
電圧が印加された際にＰＮ接合部の空乏層が拡がり、こ
の部分に作用する電界が緩和され、耐圧を向上させるこ
とができる。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな構成を有する従来例の場合には、次のような問題が
ある。すなわち、従来例によれば、素子の高耐圧化を図
ろうとするほど、低濃度拡散層を広く、かつ深くしてＰ
Ｎ整合の濃度勾配を緩くする必要があるので、前記拡散
層の横方向の拡がりが大きくなり、高耐圧素子の占有面
積が大きくなるという問題点がある。
うな構成を有する従来例の場合には、次のような問題が
ある。すなわち、従来例によれば、素子の高耐圧化を図
ろうとするほど、低濃度拡散層を広く、かつ深くしてＰ
Ｎ整合の濃度勾配を緩くする必要があるので、前記拡散
層の横方向の拡がりが大きくなり、高耐圧素子の占有面
積が大きくなるという問題点がある。
【０００５】本発明は、このような事情に鑑みてなされ
たものであって、低耐圧素子のみならず、高耐圧素子の
占有面積も小さくすることができる高耐圧素子内蔵半導
体装置を提供することを目的としている。
たものであって、低耐圧素子のみならず、高耐圧素子の
占有面積も小さくすることができる高耐圧素子内蔵半導
体装置を提供することを目的としている。
【０００６】
【課題を解決するための手段】本発明は、このような目
的を達成するために、次のような構成をとる。すなわ
ち、本発明は、電界緩和のための二重拡散構造を備えた
高耐圧素子を内蔵する半導体装置において、前記高耐圧
素子の二重拡散領域を、前記二重拡散領域の低不純物濃
度層よりも深く、かつ内部に絶縁体が埋め込まれた溝で
分離したものである。
的を達成するために、次のような構成をとる。すなわ
ち、本発明は、電界緩和のための二重拡散構造を備えた
高耐圧素子を内蔵する半導体装置において、前記高耐圧
素子の二重拡散領域を、前記二重拡散領域の低不純物濃
度層よりも深く、かつ内部に絶縁体が埋め込まれた溝で
分離したものである。
【０００７】
【作用】本発明によれば、二重拡散構造の低不純物濃度
層によりＰＮ接合部の濃度勾配が緩くなるので、電界の
集中が緩和されるとともに、前記低不純物濃度層を深く
することによる横拡がりは、絶縁物を埋め込んだ溝によ
って防止される。
層によりＰＮ接合部の濃度勾配が緩くなるので、電界の
集中が緩和されるとともに、前記低不純物濃度層を深く
することによる横拡がりは、絶縁物を埋め込んだ溝によ
って防止される。
【０００８】
【実施例】以下、図面を参照して本発明の一実施例を説
明する。図１は、本発明に係る高耐圧素子内蔵半導体装
置の一実施例の素子構造を示した断面図である。
明する。図１は、本発明に係る高耐圧素子内蔵半導体装
置の一実施例の素子構造を示した断面図である。
【０００９】図１に示した半導体装置は、Ｐ- 型のシリ
コン基板１に、ＰＭＯＳトランジスタ３およびＮＭＯＳ
トランジスタ４とからなる低耐圧のＣ−ＭＯＳトランジ
スタ５と、高耐圧のＮＭＯＳトランジスタ６とを含み、
各素子はシリコン基板１に形成された溝７ａ〜７ｄによ
って絶縁分離されている。各溝内には、例えばシリコン
酸化膜のような絶縁体８が埋め込まれている。
コン基板１に、ＰＭＯＳトランジスタ３およびＮＭＯＳ
トランジスタ４とからなる低耐圧のＣ−ＭＯＳトランジ
スタ５と、高耐圧のＮＭＯＳトランジスタ６とを含み、
各素子はシリコン基板１に形成された溝７ａ〜７ｄによ
って絶縁分離されている。各溝内には、例えばシリコン
酸化膜のような絶縁体８が埋め込まれている。
【００１０】ＰＭＯＳトランジスタ３において、９はＮ
- ウエル領域、１０はポリシリコンゲート、１１および
１２はＰ+ 領域からなるドレインおよびソース領域であ
る。ここで、溝７ａ，７ｂは、Ｎ- ウエル領域９の横拡
がりを防止して、素子の微細化を図る役目を担ってい
る。
- ウエル領域、１０はポリシリコンゲート、１１および
１２はＰ+ 領域からなるドレインおよびソース領域であ
る。ここで、溝７ａ，７ｂは、Ｎ- ウエル領域９の横拡
がりを防止して、素子の微細化を図る役目を担ってい
る。
【００１１】ＮＭＯＳトランジスタ４において、１３は
ポリシリコンゲート、１４および１５はＮ+ 領域からな
るドレインおよびソース領域である。
ポリシリコンゲート、１４および１５はＮ+ 領域からな
るドレインおよびソース領域である。
【００１２】高耐圧のＮＭＯＳトランジスタ６におい
て、１６はポリシリコンゲート、１７および１８はＮ+
領域からなるドレインおよびソース領域である。また、
１９は、ドレイン領域１７とシリコン基板１間のＰＮ接
合に濃度勾配を持たせて高耐圧化を図るために設けられ
た低濃度領域であるＮ-領域である。ここで、溝７ｃ
は、Ｎ- 領域１９の横拡がりを防止し、溝７ｄはソース
領域１８の横拡がりを防止している。なお、ＮＭＯＳト
ランジスタ６の寸法を可能な限り小さくするために、溝
７ｄでソース領域１８の横拡がりを防止しているが、ソ
ース領域１８の横拡がりは僅かであるので、必ずしも溝
７ｄを設ける必要はない。
て、１６はポリシリコンゲート、１７および１８はＮ+
領域からなるドレインおよびソース領域である。また、
１９は、ドレイン領域１７とシリコン基板１間のＰＮ接
合に濃度勾配を持たせて高耐圧化を図るために設けられ
た低濃度領域であるＮ-領域である。ここで、溝７ｃ
は、Ｎ- 領域１９の横拡がりを防止し、溝７ｄはソース
領域１８の横拡がりを防止している。なお、ＮＭＯＳト
ランジスタ６の寸法を可能な限り小さくするために、溝
７ｄでソース領域１８の横拡がりを防止しているが、ソ
ース領域１８の横拡がりは僅かであるので、必ずしも溝
７ｄを設ける必要はない。
【００１３】上述のように、ＮＭＯＳトランジスタ６の
ドレイン領域は、従来例で説明したような二重拡散構造
になっているので、電界集中が緩和され、高耐圧化され
ている。しかも、溝７ｃによって、Ｎ- 領域１９の外方
向への横拡がりが防止されているで、従来の高耐圧素子
よりも素子面積を小さくすることができる。
ドレイン領域は、従来例で説明したような二重拡散構造
になっているので、電界集中が緩和され、高耐圧化され
ている。しかも、溝７ｃによって、Ｎ- 領域１９の外方
向への横拡がりが防止されているで、従来の高耐圧素子
よりも素子面積を小さくすることができる。
【００１４】図１に示した半導体装置は以下のように製
造される。まず、シリコン基板１に、反応性イオンエッ
チング（ＲＩＥ）等の異方性エッチングを施すことによ
り、素分離用の溝７ａ〜７ｄを形成する。各溝７ａ〜７
ｄの深さは、少なくともＮ- 領域９，１９よりも深く設
定する必要があるが、通常、１〜数μｍの範囲である。
次に、ＣＶＤ（Chemical Vapor Deposition)法によりシ
リンコ酸化膜等の絶縁体８を積層した後、エッチバック
を施すことにより、溝７ａ〜７ｄ内に絶縁体８を埋め込
む。ＰＭＯＳトランジスタ３の領域にＮ- ウエル領域９
を形成するとともに、ＮＭＯＳトランジスタ６のドレイ
ン領域にＮ- 領域１９を形成する。次に、ゲート酸化膜
を介して各トランジスタのポリシリコンゲート１０，１
３，１６を形成し、これらのゲートをマスクとしてドレ
イン領域１１，１４，１７およびソース領域１２，１
５，１８を自己整合により形成する。以上のようにし
て、図１に示した素子が製造される。
造される。まず、シリコン基板１に、反応性イオンエッ
チング（ＲＩＥ）等の異方性エッチングを施すことによ
り、素分離用の溝７ａ〜７ｄを形成する。各溝７ａ〜７
ｄの深さは、少なくともＮ- 領域９，１９よりも深く設
定する必要があるが、通常、１〜数μｍの範囲である。
次に、ＣＶＤ（Chemical Vapor Deposition)法によりシ
リンコ酸化膜等の絶縁体８を積層した後、エッチバック
を施すことにより、溝７ａ〜７ｄ内に絶縁体８を埋め込
む。ＰＭＯＳトランジスタ３の領域にＮ- ウエル領域９
を形成するとともに、ＮＭＯＳトランジスタ６のドレイ
ン領域にＮ- 領域１９を形成する。次に、ゲート酸化膜
を介して各トランジスタのポリシリコンゲート１０，１
３，１６を形成し、これらのゲートをマスクとしてドレ
イン領域１１，１４，１７およびソース領域１２，１
５，１８を自己整合により形成する。以上のようにし
て、図１に示した素子が製造される。
【００１５】なお、前記実施例では、Ｐ- 型のシリコン
基板１に高耐圧のＮＭＯＳトランジスタ６を形成する場
合を例に採って説明したが、本発明はＮ- 型のシリコン
基板に高耐圧のＰＭＯＳトランジスタを形成する場合に
も適用することができる。
基板１に高耐圧のＮＭＯＳトランジスタ６を形成する場
合を例に採って説明したが、本発明はＮ- 型のシリコン
基板に高耐圧のＰＭＯＳトランジスタを形成する場合に
も適用することができる。
【００１６】また、本発明は高耐圧のＭＯＳトランジス
タに適用できるだけでなく、例えば高耐圧のダイオード
等にも適用することができる。図２は、本発明を高耐圧
ダイオードに適用した例を示している。すなわち、Ｐ-
型のシリコン基板１に、絶縁体８が埋め込まれた溝７
ｅ，７ｆを形成して、素子領域を分離する。そして、こ
の素子領域内に電界集中を緩和するためのＮ- 領域２０
を形成し、さらに、その上にＮ+ 領域２１を形成してい
る。なお、図中、符号Ａはアノード電極、Ｋはカソード
電極である。本実施例によっても、溝７ｅ，７ｆによっ
てＮ- 拡散層２０の横拡がりが防止されるので、素子面
積の小さな高耐圧ダイオードを実現することができる。
タに適用できるだけでなく、例えば高耐圧のダイオード
等にも適用することができる。図２は、本発明を高耐圧
ダイオードに適用した例を示している。すなわち、Ｐ-
型のシリコン基板１に、絶縁体８が埋め込まれた溝７
ｅ，７ｆを形成して、素子領域を分離する。そして、こ
の素子領域内に電界集中を緩和するためのＮ- 領域２０
を形成し、さらに、その上にＮ+ 領域２１を形成してい
る。なお、図中、符号Ａはアノード電極、Ｋはカソード
電極である。本実施例によっても、溝７ｅ，７ｆによっ
てＮ- 拡散層２０の横拡がりが防止されるので、素子面
積の小さな高耐圧ダイオードを実現することができる。
【００１７】
【発明の効果】以上の説明から明らかなように、本発明
によれば、高耐圧素子の二重拡散領域を、前記二重拡散
領域の低不純物濃度層よりも深く、かつ内部に絶縁体が
埋め込まれた溝で分離したので、前記低不純物濃度層の
横拡がりが防止され、素子間寸法を小さくする設定する
ことができ、高耐圧素子を内蔵する半導体装置の微細化
を図ることができる。
によれば、高耐圧素子の二重拡散領域を、前記二重拡散
領域の低不純物濃度層よりも深く、かつ内部に絶縁体が
埋め込まれた溝で分離したので、前記低不純物濃度層の
横拡がりが防止され、素子間寸法を小さくする設定する
ことができ、高耐圧素子を内蔵する半導体装置の微細化
を図ることができる。
【図１】本発明に係る高耐圧素子内蔵半導体装置の一実
施例の素子構造を示した断面図である。
施例の素子構造を示した断面図である。
【図２】本発明の別実施例に係る高耐圧ダイオードの素
子構造を示した断面図である。
子構造を示した断面図である。
【図３】従来例に係る高耐圧素子の構造を示した断面図
である。
である。
１…シリコン基板 ３…ＰＭＯＳトランジスタ ４…ＮＭＯＳトランジスタ ５…Ｃ−ＭＯＳトランジスタ ６…高耐圧ＮＭＯＳトランジスタ ７ａ〜７ｆ…溝 ８…絶縁体 ９…Ｎ- ウエル領域 １０，１３，１６…ポリシリコンゲート １１，１４，１７…ドレイン領域 １２，１５，１８…ソース領域 １９，２０…Ｎ- 領域
Claims (1)
- 【請求項１】 電界緩和のための二重拡散構造を備えた
高耐圧素子を内蔵する半導体装置において、 前記高耐圧素子の二重拡散領域を、前記二重拡散領域の
低不純物濃度層よりも深く、かつ内部に絶縁体が埋め込
まれた溝で分離したことを特徴とする高耐圧素子内蔵半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3280799A JPH0590400A (ja) | 1991-09-30 | 1991-09-30 | 高耐圧素子内蔵半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3280799A JPH0590400A (ja) | 1991-09-30 | 1991-09-30 | 高耐圧素子内蔵半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590400A true JPH0590400A (ja) | 1993-04-09 |
Family
ID=17630137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3280799A Pending JPH0590400A (ja) | 1991-09-30 | 1991-09-30 | 高耐圧素子内蔵半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590400A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6552390B2 (en) * | 2001-06-20 | 2003-04-22 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2007173833A (ja) * | 2005-12-21 | 2007-07-05 | Samsung Electronics Co Ltd | 非対称半導体素子及びその製造方法 |
| JP2008263073A (ja) * | 2007-04-12 | 2008-10-30 | Mitsubishi Electric Corp | 半導体装置 |
| US8735238B2 (en) | 2005-12-21 | 2014-05-27 | Samsung Electronics Co., Ltd. | Method of fabricating a semiconductor device including high voltage and low voltage MOS devices |
-
1991
- 1991-09-30 JP JP3280799A patent/JPH0590400A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6552390B2 (en) * | 2001-06-20 | 2003-04-22 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2007173833A (ja) * | 2005-12-21 | 2007-07-05 | Samsung Electronics Co Ltd | 非対称半導体素子及びその製造方法 |
| US8735238B2 (en) | 2005-12-21 | 2014-05-27 | Samsung Electronics Co., Ltd. | Method of fabricating a semiconductor device including high voltage and low voltage MOS devices |
| JP2008263073A (ja) * | 2007-04-12 | 2008-10-30 | Mitsubishi Electric Corp | 半導体装置 |
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