JPH0590452A - 樹脂封止型半導体装置 - Google Patents

樹脂封止型半導体装置

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JPH0590452A
JPH0590452A JP3274840A JP27484091A JPH0590452A JP H0590452 A JPH0590452 A JP H0590452A JP 3274840 A JP3274840 A JP 3274840A JP 27484091 A JP27484091 A JP 27484091A JP H0590452 A JPH0590452 A JP H0590452A
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友規 西野
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Abstract

(57)【要約】 【目的】 樹脂封止型半導体装置において、樹脂封止に
伴って半導体素子に生じる圧縮応力による記憶保持特性
等の低下、配線膜の断線の虞れをなくす。 【構成】 半導体素子上に応力緩和膜を介して剛性を有
する保護板を、該応力緩和膜との間に上記半導体素子の
集積回路形成領域の少なくとも中央部上方を占有する空
隙が形成されるように接着してなる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、樹脂封止型半導体装
置、特に樹脂封止に伴って半導体素子に生じる圧縮応力
による記憶保持特性等の低下、配線膜の抵抗増大、断線
の虞れをなくした樹脂封止型半導体装置に関する。
【0002】
【従来の技術】図10は従来の樹脂封止型半導体装置を
示す断面図である。同図において、aはリードフレーム
のダイパッド、b、bはリード、cは該ダイパッドaに
ダイボンディングされた半導体素子、dはダイパッドa
に半導体素子cを接着する接着層、e、eは半導体素子
cの電極とリードb、bとの間を接続するコネクトワイ
ヤ、fは封止樹脂である。
【0003】
【発明が解決しようとする課題】ところで、樹脂封止型
半導体装置、特に樹脂封止型半導体記憶装置においては
回路素子の微細化、高集積化の要請がきわめて強く、そ
の要請に応えるようにすると樹脂封止の際に樹脂の収縮
によって半導体素子内部に圧縮応力が生じるという問題
がある。
【0004】というのは、樹脂封止をするときに樹脂は
温度が高く、徐々に樹脂温度が低下しやがて常温となる
が、樹脂とシリコンからなる半導体素子とでは収縮率が
大きく異なり、樹脂の収縮率のほうが大きい。その結
果、樹脂封止に伴って半導体素子に圧縮応力が生じるの
である。そして、この圧縮応力は、半導体素子の結晶性
を劣化させるので回路素子に悪影響を及ぼし逆バイアス
を受ける接合のリーク電流を増大させる。従って、半導
体装置がメモリである場合、メモリの記憶保持特性を劣
化させたり、配線膜を構成する金属を劣化させて抵抗を
増大させたり、断線を生じ易くしたりする要因となる。
【0005】このようなことは、例えばメモリセル等の
回路素子が比較的大きく、配線膜の厚さが厚く、幅が広
かったときには大きな問題とはならなかったが、メモリ
セル等の回路素子のサイズが小さくなり、配線膜の厚さ
が薄く、幅が狭くなると無視できなくなってくるのであ
る。
【0006】本発明はこのような問題点を解決すべく為
されたものであり、樹脂封止に伴う圧縮応力による記憶
保持等の特性の低下、配線膜の抵抗増大、断線の虞れを
なくすことを目的とする。
【0007】
【課題を解決するための手段】請求項1の樹脂封止型半
導体装置は、半導体素子上に、応力緩和膜を介して剛性
を有する保護板を、該応力緩和膜との間に上記半導体素
子の集積回路形成領域の上方に位置する空隙が形成され
るように接着してなることを特徴とする。請求項2の樹
脂封止型半導体装置は、請求項1の樹脂封止型半導体装
置において、空隙が複数に分割されてなることを特徴と
する。請求項3の樹脂封止型半導体装置は、請求項1又
は2の樹脂封止型半導体装置において、剛性を有する保
護板の表面に半導体素子表面への光の入射を阻む遮光膜
を形成し、又は、保護板を遮光性材料で形成してなるこ
とを特徴とする。
【0008】
【実施例】以下、本発明樹脂封止型半導体装置を図示実
施例に従って詳細に説明する。図1乃至図3は本発明樹
脂封止型半導体装置を半導体記憶装置に適用した第1の
実施例を示すもので、図1は断面図、図2は樹脂封止前
の斜視図、図3は半導体素子の平面図である。図面にお
いて、1はリードフレームのダイパッド、2は該ダイパ
ッド1上にダイボンディングされた半導体素子である。
【0009】3は例えばポリイミドからなり半導体素子
2上に例えば熱可塑性接着剤を介して接着された応力緩
和膜(厚さ約0.1mm)で、半導体素子2の電極と対
応する部分に電極逃げ孔4、4が形成されている。5は
剛性を有する材料、例えば石英からなる厚さ0.3〜
0.4mm程度の保護板で、裏面に深さ0.2mm程度
の凹部(6)を有し、上記応力緩和膜3上に周縁部にて
熱圧着法により接着されている。この石英は半導体素子
を成すシリコンと熱膨張係数が近似している。該保護板
5も半導体素子2の電極と対応する部分に電極逃げ孔
7、7が形成されている。
【0010】しかして、応力緩和膜3と保護板5との間
に保護板5の凹部による空隙6が形成されることにな
る。8は半導体素子2の電極とリード9との間を接続す
るコネクトワイヤ、9は封止樹脂である。
【0011】本樹脂封止型半導体装置によれば、半導体
素子2表面に応力緩和膜3が形成され、該応力緩和膜3
に裏面に凹部(6)を有する剛性を有する保護板5が接
着されて応力緩和膜3と保護板5との間に空隙6が設け
られた状態で樹脂封止が為されているので、樹脂封止に
伴って樹脂10によって半導体素子2に加わる圧縮力が
空隙6及び応力緩和膜3によって緩和される。即ち、空
隙6があるので保護板5は、圧縮力を受けると撓むこと
ができ、それによって圧縮力を吸収できる。また、ポリ
イミド等の応力緩和膜3は弾性を有するので圧縮力を弾
性により吸収できる。尚、石英はシリコンと近似した熱
膨張係数を有するので樹脂封止により半導体素子2が保
護板5によって熱圧縮力を受けることはない。従って、
半導体素子2の表面部の圧縮応力が弱くなり、結晶性の
低下を防止することができ、リーク電流の増大、記憶保
持特性の悪化を防止することができる。また、アルミニ
ウム配線膜の抵抗増大、断線の虞れを防止することがで
きる。
【0012】尚、図3において、破線で示す6は空隙が
存在することとなる場所を示し、2a、2a、2a、2
aはメモリセルアレイ領域を示す。本実施例において
は、上から見て各メモリセルアレイ領域2a、2a、2
a、2a上方が空隙5によって覆われているような位置
関係にされている。
【0013】しかしながら、圧縮応力は半導体素子2の
中央部程大きく、周辺に行く程小さくなり、周辺部にお
いては圧縮応力の緩和の必要性が少ない場合が多い。従
って、半導体素子2の中央部上方に空隙6が位置するも
半導体素子2の周辺部上方までに空隙6が及ばないよう
な謂わば空隙6の占有領域の狭い態様でも本発明を実施
することができる。
【0014】図4乃至図6は本発明樹脂封止型半導体装
置を半導体記憶装置に適用した第2の実施例を示すもの
で、図4は断面図、図5は樹脂封止前の斜視図、図6は
半導体素子の平面図である。本実施例は図1乃至図3に
示す第1の実施例と空隙6が複数に分割されている点で
異なるが、それ以外の点では共通し、共通点については
既に説明済みなので、図1乃至図3において使用したの
と同一符号を付して図示するに留めて説明を省略し、相
違する点についてのみ説明する。
【0015】6a、6a、6a、6aは分割空隙で、各
分割空隙6a、6a、6a、6aが4個のメモリセルア
レイ2a、2a、2a、2aの上方に位置するようにさ
れている。本樹脂封止型半導体装置においては、各メモ
リセルアレイ2a、2a、2a、2a毎にそれに対応し
て分割空隙6aが一つずつ設けられているので、半導体
素子の記憶容量が大きくなって各メモリセルアレイ2a
の面積が広くなっても石英からなる保護板5に割れが生
じないようにすることができる。
【0016】即ち、半導体素子2が広くなった場合、空
隙6が一つだと必然的に空隙6が広くなり、保護板5に
対して局部的に圧縮力が異常に集中して割れが生じる虞
れが生じてくる。しかしながら、空隙6を複数に分割す
ると圧縮力が分散され保護板5に局部的に加わる圧縮力
が異常に強くなるのを回避できるのである。従って、保
護板5の割れを防止することができる。
【0017】図7及び図8は本発明樹脂封止型半導体装
置を半導体記憶装置に適用した第3の実施例を示すもの
で、図7は断面図、図8は樹脂封止前における状態を示
す斜視図である。本実施例も第1の実施例と共通性を有
するので第2の実施例の場合と同様に共通する部分の説
明を省略する。
【0018】本実施例は第1の実施例とは、第1に、例
えばポリイミド樹脂からなる応力緩和膜3の表面に凹部
(6)が形成され、保護板5には凹部が形成されておら
ず、応力緩和膜3と保護板5との間には応力緩和膜3の
凹部による空隙6が形成されている点で異なっている。
しかし、この空隙6によって樹脂封止の際に樹脂により
半導体素子2に加わる圧縮力を吸収でき圧縮応力の緩和
に寄与できる点では同じである。
【0019】第2に、保護板5の表面に例えば蒸着等に
より例えばクロム等の金属からなる遮光膜11が形成さ
れている点で異なっている。このように遮光膜11を設
けるのは、半導体素子2の表面部に外部からの光が入射
して寄生フォトダイオード、寄生フォトトランジスタが
生じ、リーク電流が流れるのを防止するためである。
【0020】即ち、封止樹脂は遮光性を有するが、樹脂
封止型半導体装置の薄型化に伴って樹脂の厚さが薄くな
ると外部からの光を完全に遮ぎることはできない。従っ
て、外部からの光の一部が半導体素子2の表面部に入射
して寄生フォトダイオード、寄生フォトトランジスタが
生じてしまうことがあるのである。これはリーク電流の
増大要因となり記憶保持特性の低下を招く。そこで、保
護板5表面に遮光膜11を設けて寄生フォトトランジス
タ、寄生フォトダイオードの発生を防止するのである。
該遮光膜11はワイヤ8、8、…との短絡が生じないよ
うに短絡の生じる虞れのあるところには形成されていな
い。
【0021】尚、それ以外の点では第1の実施例と共通
している。また、本実施例においても第2の実施例と同
様に空隙6を複数に分割しても良い。ところで、上記第
1乃至第3の実施例において、ポリイミドからなる応力
緩和膜3及び石英からなる保護板5は次のように組み込
まれる。
【0022】ポリイミドからなるベースフィルムをフォ
トエッチングにより所定の形状に成形して応力緩和膜3
を形成し、同様にフォトエッチング等により所定の形状
に成して保護板5を形成し、応力緩和膜3と保護板5を
熱圧着法により接着して一体化したうえでワイヤボンデ
ィング前の半導体素子2上に接着する。尤も、ウェハ状
態の段階で応力緩和膜3、保護板5をウェハに接着して
おくようにしても良い。
【0023】図9は本発明樹脂封止型半導体装置を半導
体記憶装置に適用した第4の実施例を示すものである。
本実施例も第1の実施例と共通する点があるので、第
2、第3の実施例の場合と同様に共通点の説明を省略す
る。本実施例はダイパッド1を保護板5として用いるよ
うにしたものである。即ち、一般にダイパッドは半導体
素子2の裏面と接着されるが、半導体素子2の表面に接
続することも半導体素子2表面との間の絶縁性さえ確保
できれば可能である。そして、応力緩和膜3がポリイミ
ドからなり絶縁性を有するので、該応力緩和膜3の表面
に凹部6を形成しておき(第3の実施例の場合と同
じ)、この応力緩和膜3の周縁部をダイパッド1の裏面
に接着することによりダイパッド1を剛性を有する保護
板(5)としても機能させることができる。そこで、そ
のようにしたのが第4の実施例なのである。
【0024】このようにすれば、特別に石英製の保護板
を必要としない。しかも、ダイパッド1は金属からなる
ので遮光性を有する。従って、単に保護板(5)として
機能するのみならず遮光膜としても機能し、寄生フォト
ダイオード、寄生フォトトランジスタの発生を防止する
ことができる。
【0025】
【発明の効果】請求項1の樹脂封止型半導体装置は、半
導体素子上に応力緩和膜を介して剛性を有する保護板
を、該応力緩和膜との間に上記半導体素子の集積回路形
成領域の上方に位置する空隙が形成されるように接着し
てなることを特徴とするものである。従って、請求項1
の樹脂封止型半導体装置によれば、保護板と応力緩和膜
との間の空隙により、更には応力緩和膜により樹脂封止
の際に封止樹脂によって半導体素子に加わる圧縮力を吸
収することができ、延いては半導体素子の表面部の圧縮
応力を小さくできる。依って、内部回路の圧縮応力によ
る特性劣化を防止することができる。
【0026】請求項2の樹脂封止型半導体装置は、請求
項1の樹脂封止型半導体装置において、空隙が複数に分
割されてなることを特徴とするものである。従って、請
求項2の樹脂封止型半導体装置によれば、保護板に局部
的に加わろうとする集中応力が分散され易くなり、保護
板の割れが生じにくくなる。請求項3の樹脂封止型半導
体装置は、請求項1又は2の樹脂封止型半導体装置にお
いて、剛性を有する保護板の表面に半導体素子表面への
光の入射を阻む遮光膜を形成し、又は、該保護板を遮光
性材料で形成してなることを特徴とするものである。従
って、請求項3の樹脂封止型半導体装置によれば、遮光
膜により外部から半導体素子表面部への光の入射を阻む
ことができ、延いては寄生フォトダイオード、寄生フォ
トトランジスタの発生を防止することができる。
【図面の簡単な説明】
【図1】本発明樹脂封止型半導体装置の第1の実施例の
断面図である。
【図2】本発明樹脂封止型半導体装置の第1の実施例の
樹脂封止前における状態を示す斜視図である。
【図3】本発明樹脂封止型半導体装置の第1の実施例の
半導体素子の平面図である。
【図4】本発明樹脂封止型半導体装置の第2の実施例の
断面図である。
【図5】本発明樹脂封止型半導体装置の第2の実施例の
樹脂封止前における状態を示す斜視図である。
【図6】本発明樹脂封止型半導体装置の第2の実施例の
半導体素子の平面図である。
【図7】本発明樹脂封止型半導体装置の第3の実施例の
断面図である。
【図8】本発明樹脂封止型半導体装置の第3の実施例の
樹脂封止前における状態を示す斜視図である。
【図9】本発明樹脂封止型半導体装置の第4の実施例の
断面図である。
【図10】従来例を示す断面図である。
【符号の説明】
2 半導体素子 3 応力緩和膜 5 保護板 6 空隙 6a 分割空隙 11 遮光膜 1(5) 保護板

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 半導体素子上に、応力緩和膜を介して剛
    性を有する保護板を、該応力緩和膜との間に上記半導体
    素子の集積回路形成領域の上方に位置する空隙が形成さ
    れるように接着してなることを特徴とする樹脂封止型半
    導体装置
  2. 【請求項2】 空隙が複数に分割されてなることを特徴
    とする請求項1記載の樹脂封止型半導体装置
  3. 【請求項3】 剛性を有する保護板の表面に半導体素子
    表面への光の入射を阻む遮光膜を形成し、又は、保護板
    を遮光性材料で形成してなることを特徴とする請求項1
    又は2記載の樹脂封止型半導体装置
JP3274840A 1991-09-25 1991-09-25 樹脂封止型半導体装置 Pending JPH0590452A (ja)

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JP3274840A JPH0590452A (ja) 1991-09-25 1991-09-25 樹脂封止型半導体装置
US07/950,658 US5233130A (en) 1991-09-25 1992-09-23 Semiconductor device

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