JPH0590531A - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof

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JPH0590531A
JPH0590531A JP3251775A JP25177591A JPH0590531A JP H0590531 A JPH0590531 A JP H0590531A JP 3251775 A JP3251775 A JP 3251775A JP 25177591 A JP25177591 A JP 25177591A JP H0590531 A JPH0590531 A JP H0590531A
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JP
Japan
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film
electrode
insulating film
capacitor
spacer
Prior art date
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Withdrawn
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JP3251775A
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Japanese (ja)
Inventor
Takehiro Urayama
丈裕 浦山
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】 【目的】 半導体装置及びその製造方法に関し,スタッ
ク型の半導体メモリの高集積化を阻害することなくキャ
パシタ容量を増加させた構造の半導体装置の提供を目的
とする。 【構成】 半導体基板1上に形成されたキャパシタを有
する半導体装置であって,キャパシタは複数の折り返し
を有する連続せるキャパシタ絶縁膜11とキャパシタ絶縁
膜11に接して両面に配置された第1の電極10及び第2の
電極12からなる半導体装置により構成する。また,半導
体基板1上に第1のスペーサ膜及び第2のスペーサ膜を
この順に被着し,または第1種のスペーサ膜と第2のス
ペーサ膜がこの順に積層された二重膜を複数組積層し,
これらの膜を加工する製造工程により,上記構造のキャ
パシタを形成するように構成する。
(57) [Summary] [PROBLEMS] To provide a semiconductor device and a method of manufacturing the same, which has a structure in which a capacitor capacitance is increased without inhibiting high integration of a stack type semiconductor memory. A semiconductor device having a capacitor formed on a semiconductor substrate 1, wherein the capacitor is a continuous capacitor insulating film 11 having a plurality of turns and a first electrode arranged on both surfaces in contact with the capacitor insulating film 11. The semiconductor device is composed of 10 and the second electrode 12. In addition, a first spacer film and a second spacer film are deposited in this order on the semiconductor substrate 1, or a plurality of double films in which a first type spacer film and a second spacer film are laminated in this order are set. Stack
A capacitor having the above structure is formed by a manufacturing process for processing these films.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り,特に,スタック型の半導体メモリを,より
高集積化するためのキャパシタ構造及びそのキャパシタ
構造の実現方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a capacitor structure for highly integrating a stack type semiconductor memory and a method of realizing the capacitor structure.

【0002】[0002]

【従来の技術】図6(a) 〜(c) は従来例を示す工程順断
面図であり,31は半導体基板, 32はフィールド酸化膜,
33はゲート酸化膜, 34はゲート電極, 35はソース, 36は
ドレイン, 37は絶縁膜, 37a はコンタクト窓,40は下部
電極, 41はキャパシタ絶縁膜,42は上部電極を表す。
2. Description of the Related Art FIGS. 6 (a) to 6 (c) are sectional views in order of steps showing a conventional example, in which 31 is a semiconductor substrate, 32 is a field oxide film,
33 is a gate oxide film, 34 is a gate electrode, 35 is a source, 36 is a drain, 37 is an insulating film, 37a is a contact window, 40 is a lower electrode, 41 is a capacitor insulating film, and 42 is an upper electrode.

【0003】以下,これらの図を参照しながら従来例に
ついて説明する。 図6(a) 参照 半導体基板31となるSi基板にフィールド酸化膜32,ゲ
ート酸化膜33,ゲート電極34を形成する。
A conventional example will be described below with reference to these drawings. See FIG. 6A. A field oxide film 32, a gate oxide film 33, and a gate electrode 34 are formed on a Si substrate which will be a semiconductor substrate 31.

【0004】ゲート電極34をマスクにしてSi基板31に
不純物をイオン注入し,ソース35及びドレイン36を形成
する。全面に絶縁膜7を形成した後,マスク(図示せ
ず)を用いて絶縁膜7をエッチングし,ソース領域にコ
ンタクト窓37a を形成する。
Impurities are ion-implanted into the Si substrate 31 using the gate electrode 34 as a mask to form a source 35 and a drain 36. After forming the insulating film 7 on the entire surface, the insulating film 7 is etched using a mask (not shown) to form a contact window 37a in the source region.

【0005】図6(b) 参照 全面にポリSi膜を被着した後,それをエッチング加工
して,ソース35に接続する下部電極40を形成する。
Referring to FIG. 6B, after depositing a poly-Si film on the entire surface, it is etched to form a lower electrode 40 connected to the source 35.

【0006】図6(c) 参照 全面に絶縁膜を被着してキャパシタ絶縁膜41を形成す
る。次いで,全面にポリSi膜を被着して上部電極42を
形成する。
Referring to FIG. 6C, an insulating film is deposited on the entire surface to form a capacitor insulating film 41. Then, a poly-Si film is deposited on the entire surface to form the upper electrode 42.

【0007】このようにしてソース35に接続するキャパ
シタが形成される。このキャパシタはSi基板の主面に
対してほぼ平行に形成されているので,キャパシタ容量
を増やすためには,それだけ素子領域中の広い領域を電
極のために費やさねばならず,高集積化を行うため素子
寸法を減少させると,キャパシタ容量も必然的に減少し
てしまう。
In this way, a capacitor connected to the source 35 is formed. Since this capacitor is formed substantially parallel to the main surface of the Si substrate, in order to increase the capacitance of the capacitor, a large area in the element area must be spent for the electrode, and high integration is achieved. Therefore, reducing the element size inevitably reduces the capacitance of the capacitor.

【0008】したがって,従来方法では高集積化を行う
とキャパシタ容量が減少し,半導体メモリの信頼性を落
としてしまう。
Therefore, in the conventional method, when the degree of integration is increased, the capacitance of the capacitor is reduced and the reliability of the semiconductor memory is deteriorated.

【0009】[0009]

【発明が解決しようとする課題】本発明は上記の問題に
鑑み,素子領域の占有面積は同じとしても従来よりはる
かに大きいキャパシタ容量を持つキャパシタの構造及び
その構造の実現方法を提供することを目的とする。
SUMMARY OF THE INVENTION In view of the above problems, the present invention provides a capacitor structure having a much larger capacitor capacitance than the conventional one, even though the area occupied by the element regions is the same, and a method of implementing the structure. To aim.

【0010】[0010]

【課題を解決するための手段】図1(a), (b)は本発明に
よる半導体装置の実施例を示す断面図,図2(a) 〜(c)
は第1の実施例を示す工程順断面図(その1),図3
(d), (e)は第1の実施例を示す工程順断面図(その
2),図4(a) 〜 (c)は第2の実施例を示す工程順断面
図(その1),図5(d), (e)は第2の実施例を示す工程
順断面図(その2)ある。
1 (a) and 1 (b) are sectional views showing an embodiment of a semiconductor device according to the present invention, and FIGS. 2 (a) to 2 (c).
3 is a sectional view showing the first embodiment in the order of steps (No. 1), FIG.
(d) and (e) are process order cross-sectional views showing the first embodiment (No. 2), and FIGS. 4A to 4C are process order cross-sectional views showing the second embodiment (No. 1), FIGS. 5D and 5E are sectional views (No. 2) in order of processes, showing the second embodiment.

【0011】上記課題は,半導体基板1上に形成された
キャパシタを有する半導体装置であって,該キャパシタ
は複数の折り返しを有する連続せるキャパシタ絶縁膜11
と該キャパシタ絶縁膜11に接して両面に配置された第1
の電極10及び第2の電極12からなる半導体装置によって
解決される。
The above-mentioned problem is a semiconductor device having a capacitor formed on the semiconductor substrate 1, wherein the capacitor is a continuous capacitor insulating film 11 having a plurality of turns.
And a first layer arranged on both sides in contact with the capacitor insulating film 11.
This is solved by a semiconductor device consisting of the electrode 10 and the second electrode 12.

【0012】また,半導体基板1上に形成された絶縁膜
7上に第1のスペーサ膜8及び第2のスペーサ膜9をこ
の順に被着する工程と, 該第2のスペーサ膜9上にコン
タクト窓形成用の開口を有するマスクを形成し,該開口
から該第2のスペーサ膜9と該第1のスペーサ膜8と該
絶縁膜7をエッチングして該半導体基板1表面を露出す
るコンタクト窓9aを形成する工程と,該コンタクト窓9a
内の該第1のスペーサ膜8を選択的に等方性エッチング
して,該第2のスペーサ膜9の裏面の一部と該絶縁膜7
表面の一部を露出させる工程と,該第2のスペーサ膜9
表面からその側面,裏面と該第1のスペーサ膜8の側面
と該絶縁膜7表面と該半導体基板1表面にわたって連続
する第1の金属膜を形成し,それをパターニングして第
1の電極10を形成する工程と,該第2のスペーサ膜9と
該第1のスペーサ膜8を順次エッチングして除去し,該
第1の電極10の該絶縁膜7表面の一部及び該半導体基板
1に接する部分を除く全面を露出する工程と,露出した
該第1の電極10全面にキャパシタ絶縁膜11を形成する工
程と,該キャパシタ絶縁膜11上に第2の金属膜を被着す
ることにより第2の電極12を形成する工程とを有し,該
半導体基板1上に,該第1の電極10,該キャパシタ絶縁
膜11,該第2の電極12からなるキャパシタを形成する半
導体装置の製造方法によって解決される。
Further, a step of depositing a first spacer film 8 and a second spacer film 9 in this order on the insulating film 7 formed on the semiconductor substrate 1, and a contact on the second spacer film 9. A contact window 9a which exposes the surface of the semiconductor substrate 1 by forming a mask having an opening for forming a window and etching the second spacer film 9, the first spacer film 8 and the insulating film 7 through the opening And the contact window 9a
The first spacer film 8 in the inside is selectively isotropically etched to partially expose the back surface of the second spacer film 9 and the insulating film 7.
A step of exposing a part of the surface, and the second spacer film 9
A first metal film which is continuous from the front surface to the side surface, the back surface, the side surface of the first spacer film 8, the surface of the insulating film 7 and the surface of the semiconductor substrate 1 is formed and patterned to form the first electrode 10 And the second spacer film 9 and the first spacer film 8 are sequentially removed by etching to form a part of the surface of the insulating film 7 of the first electrode 10 and the semiconductor substrate 1. A step of exposing the entire surface except the contacting portion, a step of forming a capacitor insulating film 11 on the exposed entire surface of the first electrode 10, and a step of depositing a second metal film on the capacitor insulating film 11 And a step of forming a second electrode 12, and a method of manufacturing a semiconductor device in which a capacitor composed of the first electrode 10, the capacitor insulating film 11, and the second electrode 12 is formed on the semiconductor substrate 1. Will be solved by.

【0013】また,半導体基板1上に形成された絶縁膜
7上に第1種のスペーサ膜81, 82及び第2種のスペーサ
膜91, 92がこの順に積層された二重膜を複数組積層する
工程と, 最上層の第2種のスペーサ膜92上にコンタクト
窓形成用の開口を有するマスクを形成し,該開口から該
第2種のスペーサ膜91, 92と該第1種のスペーサ膜81,
82と該絶縁膜7をエッチングして該半導体基板1表面を
露出するコンタクト窓9aを形成する工程と,該コンタク
ト窓9a内の該第1種のスペーサ膜81, 82を選択的に等方
性エッチングして,該第2種のスペーサ膜92の表面及び
裏面の一部と該絶縁膜7表面の一部を露出させる工程
と,第2種のスペーサ膜91, 92表面からその側面,裏面
及び該第1種のスペーサ膜81, 82の側面及び該絶縁膜7
表面及び該半導体基板1表面にわたって連続する第1の
金属膜を形成し,それをパターニングして第1の電極10
を形成する工程と,該第2種のスペーサ膜91, 92と該第
1種のスペーサ膜81, 82をエッチングして除去し,該第
1の電極10の該絶縁膜7表面の一部及び該半導体基板1
に接する部分を除く全面を露出する工程と,露出した該
第1の電極10全面にキャパシタ絶縁膜11を形成する工程
と,該キャパシタ絶縁膜11上に第2の金属膜を被着する
ことにより第2の電極12を形成する工程とを有し,該半
導体基板1上に,該第1の電極10,該キャパシタ絶縁膜
11,該第2の電極12からなるキャパシタを形成する半導
体装置の製造方法によって解決される。
Further, a plurality of sets of double films in which the first type spacer films 81, 82 and the second type spacer films 91, 92 are laminated in this order on the insulating film 7 formed on the semiconductor substrate 1 are laminated. And a mask having an opening for forming a contact window is formed on the uppermost second type spacer film 92, and the second type spacer films 91 and 92 and the first type spacer film are formed through the opening. 81,
82 and the step of etching the insulating film 7 to form the contact window 9a exposing the surface of the semiconductor substrate 1, and the first type spacer films 81 and 82 in the contact window 9a are selectively isotropic. A step of etching to expose a part of the surface and the back surface of the second type spacer film 92 and a part of the surface of the insulating film 7; Side surfaces of the first type spacer films 81 and 82 and the insulating film 7
A first metal film is formed continuously over the surface and the surface of the semiconductor substrate 1 and is patterned to form a first electrode 10
And removing the second type spacer films 91, 92 and the first type spacer films 81, 82 by etching to remove a part of the surface of the insulating film 7 of the first electrode 10 and The semiconductor substrate 1
By exposing the entire surface except the portion in contact with the capacitor, forming a capacitor insulating film 11 on the exposed entire surface of the first electrode 10, and depositing a second metal film on the capacitor insulating film 11. Forming a second electrode 12 on the semiconductor substrate 1, the first electrode 10 and the capacitor insulating film.
11. It is solved by a method of manufacturing a semiconductor device in which a capacitor composed of the second electrode 12 is formed.

【0014】[0014]

【作用】複数の折り返しを有する連続せるキャパシタ絶
縁膜11とキャパシタ絶縁膜11に接して両面に配置された
第1の電極10及び第2の電極12からなるキャパシタは,
素子領域の占有面積が等しいほぼ平面形状のキャパシタ
に比べて,はるかに大きいキャパシタ容量を持つことが
できる。
[Function] A capacitor composed of a continuous capacitor insulating film 11 having a plurality of turns and a first electrode 10 and a second electrode 12 arranged on both surfaces in contact with the capacitor insulating film 11
It is possible to have a much larger capacitor capacity than a substantially planar capacitor in which the area occupied by the element region is equal.

【0015】また,このような形状のキャパシタは,半
導体基板1上に形成された絶縁膜7上に順次形成された
第1のスペーサ膜8及び第2のスペーサ膜9を利用する
上記の製造工程により実現することができる。
The capacitor having such a shape uses the first spacer film 8 and the second spacer film 9 sequentially formed on the insulating film 7 formed on the semiconductor substrate 1 as described above. Can be realized by

【0016】また,このような形状のキャパシタは,半
導体基板1上に形成された絶縁膜7上に第1種のスペー
サ膜81, 82及び第2種のスペーサ膜91, 92がこの順に積
層された二重膜を複数組積層し,それらのスペーサ膜を
利用する上記の製造工程により実現することができる。
In the capacitor having such a shape, first type spacer films 81 and 82 and second type spacer films 91 and 92 are laminated in this order on the insulating film 7 formed on the semiconductor substrate 1. This can be realized by stacking a plurality of sets of double films and using the spacer films thereof as described above.

【0017】[0017]

【実施例】図1(a), (b)は本発明による半導体装置の実
施例を示す断面図であり,1は半導体基板,2はフィー
ルド酸化膜,3はゲート酸化膜,4はゲート電極,5は
ソース,6はドレイン,7は絶縁膜,10は下部電極, 11
はキャパシタ絶縁膜, 12は上部電極を表す。
1 (a) and 1 (b) are sectional views showing an embodiment of a semiconductor device according to the present invention, in which 1 is a semiconductor substrate, 2 is a field oxide film, 3 is a gate oxide film, and 4 is a gate electrode. , 5 is a source, 6 is a drain, 7 is an insulating film, 10 is a lower electrode, 11
Is a capacitor insulating film, and 12 is an upper electrode.

【0018】図2(a) 〜(c) 及び図3(d), (e)は,第1
の実施例を示す工程順断面図(その1)及び(その2)
であり,図1(a) の構造を実現する工程を示す。以下,
これらの図を参照しながら第1の実施例の工程について
説明する。
FIGS. 2 (a) to 2 (c) and FIGS. 3 (d) and 3 (e) show the first
Sectional views in order of steps (No. 1) and (No. 2)
The process for realizing the structure of Fig. 1 (a) is shown. Less than,
The steps of the first embodiment will be described with reference to these drawings.

【0019】図2(a) 参照 半導体基板1となるSi基板に厚さ4000〜5000Åのフィ
ールド酸化膜2,厚さ150 〜200 Åのゲート酸化膜3,
ポリSiのゲート電極4を形成する。
Referring to FIG. 2 (a), a field oxide film having a thickness of 4000 to 5000 Å 2, a gate oxide film 3 having a thickness of 150 to 200 Å 3, is formed on a Si substrate which is a semiconductor substrate 1.
A gate electrode 4 of poly-Si is formed.

【0020】ゲート電極4をマスクにしてSi基板1に
不純物をイオン注入し,ソース5及びドレイン6を形成
する。CVD法により全面に絶縁膜7として厚さ1000Å
のシリコン酸化膜,第1のスペーサ膜8として厚さ1500
〜3000Åのシリコン窒化膜,第2のスペーサ膜9として
厚さ 500〜1000Åのシリコン酸化膜をこの順に堆積す
る。
Impurities are ion-implanted into the Si substrate 1 using the gate electrode 4 as a mask to form a source 5 and a drain 6. The thickness is 1000Å as the insulating film 7 on the entire surface by the CVD method
Thickness of 1500 as the first spacer film 8 of the silicon oxide film of
A silicon nitride film having a thickness of up to 3000 Å and a silicon oxide film having a thickness of 500 to 1000 Å are deposited in this order as the second spacer film 9.

【0021】ソース5上に開口を有するレジストマスク
(図示せず)を用いて第2のスペーサ膜9,第1のスペ
ーサ膜8,絶縁膜7を異方的にドライエッチングし,ソ
ース5を露出するコンタクト窓9aを形成する。
The source 5 is exposed by anisotropically dry-etching the second spacer film 9, the first spacer film 8 and the insulating film 7 using a resist mask (not shown) having an opening on the source 5. The contact window 9a is formed.

【0022】図2(b) 参照 コンタクト窓9a内部の第1のスペーサ膜(シリコン窒化
膜)8を煮沸りん酸により選択的に等方的にウエットエ
ッチして,第2のスペーサ膜9裏面の一部と絶縁膜7表
面の一部を露出させる。露出する第2のスペーサ膜9裏
面の一部と絶縁膜7表面の一部の横方向の距離は,エッ
チング時間を選択することにより調節することができ
る。
Referring to FIG. 2 (b), the first spacer film (silicon nitride film) 8 inside the contact window 9a is selectively and isotropically wet-etched by boiling phosphoric acid to form a back surface of the second spacer film 9. A part and a part of the surface of the insulating film 7 are exposed. The lateral distance between the exposed rear surface of the second spacer film 9 and the exposed surface of the insulating film 7 can be adjusted by selecting the etching time.

【0023】図2(c) 参照 CVD法により全面に厚さ 500〜1000ÅのポリSi膜を
堆積する。ポリSi膜は第2のスペーサ膜9表面から側
面及び裏面,さらに第1のスペーサ膜8の側面,さらに
絶縁膜7表面及びSi基板1表面にわたって連続する膜
となる。
Referring to FIG. 2C, a poly-Si film having a thickness of 500 to 1000 Å is deposited on the entire surface by the CVD method. The poly-Si film is a film continuous from the surface of the second spacer film 9 to the side surface and the back surface thereof, the side surface of the first spacer film 8, the insulating film 7 surface and the Si substrate 1 surface.

【0024】このポリSi膜をエッチング・パターニン
グして,下部電極10を形成する。 図3(d) 参照 ふっ酸系のエッチャントで第2のスペーサ膜(シリコン
酸化膜)9をウエットエッチして除去する。つづいて,
煮沸りん酸で第1のスペーサ膜(シリコン窒化膜)8を
ウエットエッチして除去する。
The lower electrode 10 is formed by etching and patterning this poly-Si film. Referring to FIG. 3D, the second spacer film (silicon oxide film) 9 is removed by wet etching with a hydrofluoric acid-based etchant. Then,
The first spacer film (silicon nitride film) 8 is removed by wet etching with boiling phosphoric acid.

【0025】図3(e) 参照 CVD法により全面に厚さ50〜150 Åのシリコン窒化膜
を堆積し,キャパシタ絶縁膜11を形成する。キャパシタ
絶縁膜11は絶縁膜7表面から下部電極10表面を連続して
覆う膜となり,複数の折り返しを有する形状となる。
Referring to FIG. 3E, a silicon nitride film having a thickness of 50 to 150 Å is deposited on the entire surface by a CVD method to form a capacitor insulating film 11. The capacitor insulating film 11 is a film that continuously covers the surface of the insulating film 7 and the surface of the lower electrode 10, and has a shape having a plurality of folds.

【0026】次いで,CVD法によりキャパシタ絶縁膜
11全面に厚さ 500ÅのポリSi膜を堆積し,上部電極12
を形成する。このポリSi膜は折り返されたキャパシタ
絶縁膜11間の隙間を埋めつくす。
Then, a capacitor insulating film is formed by the CVD method.
11 Deposit a 500 Å thick poly-Si film on the entire surface and
To form. This poly-Si film fills the gap between the folded capacitor insulating films 11.

【0027】このようにして,ソース5に接続する下部
電極10, キャパシタ絶縁膜11, 上部電極12からなるキャ
パシタが形成される。次に,第2の実施例について説明
する。
In this way, a capacitor composed of the lower electrode 10 connected to the source 5, the capacitor insulating film 11, and the upper electrode 12 is formed. Next, a second embodiment will be described.

【0028】図4(a) 〜(c) 及び図5(d), (e)は,第2
の実施例を示す工程順断面図(その1)及び(その2)
であり,図1(b) の構造を実現する工程を示す。以下,
これらの図を参照しながら第2の実施例の工程について
説明する。
FIGS. 4 (a) to 4 (c) and FIGS. 5 (d) and 5 (e) show the second
Sectional views in order of steps (No. 1) and (No. 2)
The process for realizing the structure of Fig. 1 (b) is shown. Less than,
The steps of the second embodiment will be described with reference to these drawings.

【0029】図4(a) 参照 半導体基板1となるSi基板に厚さ4000〜5000Åのフィ
ールド酸化膜2,厚さ150 〜200 Åのゲート酸化膜3,
ポリSiのゲート電極4を形成する。
Referring to FIG. 4 (a), a field oxide film having a thickness of 4000 to 5000 Å 2, a gate oxide film 3 having a thickness of 150 to 200 Å 3 is formed on a Si substrate which is a semiconductor substrate 1.
A gate electrode 4 of poly-Si is formed.

【0030】ゲート電極4をマスクにしてSi基板1に
不純物をイオン注入し,ソース5及びドレイン6を形成
する。CVD法により全面に絶縁膜7として厚さ1000Å
のシリコン酸化膜,第1種のスペーサ膜81として厚さ15
00〜3000Åのシリコン窒化膜,第2種のスペーサ膜91と
して厚さ 500〜1000Åのシリコン酸化膜,さらに,第1
種のスペーサ膜82として厚さ1500〜3000Åのシリコン窒
化膜,第2種のスペーサ膜92として厚さ 500〜1000Åの
シリコン酸化膜をこの順に堆積する。
Impurities are ion-implanted into the Si substrate 1 using the gate electrode 4 as a mask to form a source 5 and a drain 6. The thickness is 1000Å as the insulating film 7 on the entire surface by the CVD method
Thickness of the silicon oxide film of the first type spacer film 81
00-3000Å silicon nitride film, second-type spacer film 91 as silicon oxide film with a thickness of 500-1000Å, and the first
A silicon nitride film having a thickness of 1500 to 3000 Å is deposited as a seed spacer film 82, and a silicon oxide film having a thickness of 500 to 1000 Å is deposited as a second spacer film 92 in this order.

【0031】ソース5上に開口を有するレジストマスク
(図示せず)を用いて第2種のスペーサ膜91, 92,第1
種のスペーサ膜81, 82,絶縁膜7を異方的にドライエッ
チングし,ソース5を露出するコンタクト窓9aを形成す
る。
By using a resist mask (not shown) having an opening on the source 5, the second type spacer films 91, 92, first
The seed spacer films 81, 82 and the insulating film 7 are anisotropically dry-etched to form a contact window 9a exposing the source 5.

【0032】図4(b) 参照 コンタクト窓9a内部の第1種のスペーサ膜(シリコン窒
化膜)81, 82を煮沸りん酸により選択的に等方的にウエ
ットエッチして,第2種のスペーサ膜92裏面の一部と第
2種のスペーサ膜91の表面の一部と裏面の一部及び絶縁
膜7表面の一部を露出させる。露出する第2種のスペー
サ膜91, 92の表面及び裏面の一部と絶縁膜7表面の一部
の横方向の距離は,エッチング時間を選択することによ
り調節することができる。
Referring to FIG. 4 (b), the first type spacer films (silicon nitride films) 81 and 82 inside the contact window 9a are selectively and isotropically wet-etched with boiling phosphoric acid to form the second type spacers. Part of the back surface of the film 92, part of the front surface of the second type spacer film 91, part of the back surface, and part of the surface of the insulating film 7 are exposed. The lateral distance between the exposed portions of the front and back surfaces of the second type spacer films 91 and 92 and the exposed surface of the insulating film 7 can be adjusted by selecting the etching time.

【0033】図4(c) 参照 CVD法により全面に厚さ 500〜1000ÅのポリSi膜を
堆積する。ポリSi膜は第2種のスペーサ膜91, 92表面
から側面及び裏面,さらに第1種のスペーサ膜81, 82の
側面,さらに絶縁膜7表面及びSi基板1表面にわたっ
て連続する膜となる。
Referring to FIG. 4C, a poly-Si film having a thickness of 500 to 1000 Å is deposited on the entire surface by the CVD method. The poly-Si film is a film that is continuous from the surfaces of the second type spacer films 91 and 92 to the side surfaces and the back surface thereof, the side surfaces of the first type spacer films 81 and 82, and the surface of the insulating film 7 and the surface of the Si substrate 1.

【0034】このポリSi膜をエッチング・パターニン
グして,下部電極10を形成する。 図5(d) 参照 ふっ酸系のエッチャントで第2種のスペーサ膜(シリコ
ン酸化膜)92をウエットエッチして除去する。つづい
て,煮沸りん酸で第1種のスペーサ膜(シリコン窒化
膜)82をウエットエッチして除去する。つづいて,ふっ
酸系のエッチャントで第2種のスペーサ膜(シリコン酸
化膜)91をウエットエッチして除去する。つづいて,煮
沸りん酸で第1種のスペーサ膜(シリコン窒化膜)81を
ウエットエッチして除去する。
The lower electrode 10 is formed by etching and patterning this poly-Si film. See FIG. 5D. The second type spacer film (silicon oxide film) 92 is removed by wet etching with a hydrofluoric acid-based etchant. Subsequently, the first type spacer film (silicon nitride film) 82 is removed by wet etching with boiling phosphoric acid. Subsequently, the second type spacer film (silicon oxide film) 91 is removed by wet etching with a hydrofluoric acid-based etchant. Subsequently, the first type spacer film (silicon nitride film) 81 is removed by wet etching with boiling phosphoric acid.

【0035】図5(e) 参照 CVD法により全面に厚さ50〜150 Åのシリコン窒化膜
を堆積し,キャパシタ絶縁膜11を形成する。キャパシタ
絶縁膜11は絶縁膜7表面から下部電極10表面を連続して
覆う膜となり,複数の折り返しを有する形状となる。
Referring to FIG. 5 (e), a silicon nitride film having a thickness of 50 to 150 Å is deposited on the entire surface by the CVD method to form a capacitor insulating film 11. The capacitor insulating film 11 is a film that continuously covers the surface of the insulating film 7 and the surface of the lower electrode 10, and has a shape having a plurality of folds.

【0036】次いで,CVD法によりキャパシタ絶縁膜
11全面に厚さ 500ÅのポリSi膜を堆積し,上部電極12
を形成する。このポリSi膜は折り返されたキャパシタ
絶縁膜11間の隙間を埋めつくす。
Then, a capacitor insulating film is formed by the CVD method.
11 Deposit a 500 Å thick poly-Si film on the entire surface and
To form. This poly-Si film fills the gap between the folded capacitor insulating films 11.

【0037】このようにして,ソース5に接続する下部
電極10, キャパシタ絶縁膜11, 上部電極12からなるキャ
パシタが形成される。第2の実施例は第1の実施例より
もキャパシタ容量をさらに大きくできる例である。第1
種のスペーサ膜と第2種のスペーサ膜が積層された二重
膜を3組以上積層すれば,第2の実施例よりもキャパシ
タ容量をさらに大きくできる。
In this way, a capacitor composed of the lower electrode 10 connected to the source 5, the capacitor insulating film 11, and the upper electrode 12 is formed. The second embodiment is an example in which the capacitance of the capacitor can be made larger than that of the first embodiment. First
By stacking three or more pairs of double films in which the first type spacer film and the second type spacer film are stacked, the capacitance of the capacitor can be further increased as compared with the second embodiment.

【0038】キャパシタ絶縁膜11の面積は,占有する素
子領域の面積の数倍になり,従来の平面状のキャパシタ
に比べてはるかに大きいキャパシタ容量を持たすことが
可能となる。
The area of the capacitor insulating film 11 is several times as large as the area of the occupied element region, and it is possible to have a much larger capacitor capacitance than the conventional planar capacitor.

【0039】[0039]

【発明の効果】以上説明したように,本発明によれば,
スタック型半導体メモリの高集積化を阻害することなく
キャパシタ容量を増加することができる。
As described above, according to the present invention,
It is possible to increase the capacitance of the capacitor without inhibiting the high integration of the stacked semiconductor memory.

【0040】本発明はスタック型半導体メモリの高集積
化に寄与するものである。
The present invention contributes to high integration of the stack type semiconductor memory.

【図面の簡単な説明】[Brief description of drawings]

【図1】(a), (b)本発明による半導体装置の実施例を示
す断面図である。
1A and 1B are cross-sectional views showing an embodiment of a semiconductor device according to the present invention.

【図2】(a) 〜(c) は第1の実施例を示す工程順断面図
(その1)である。
2A to 2C are sectional views (No. 1) in the process order showing the first embodiment.

【図3】(d), (e)は第1の実施例を示す工程順断面図
(その2)である。
3 (d) and 3 (e) are process order cross-sectional views (No. 2) showing the first embodiment.

【図4】(a) 〜(c) は第2の実施例を示す工程順断面図
(その1)である。
4A to 4C are sectional views (first) in the process order showing the second embodiment.

【図5】(d), (e)は第2の実施例を示す工程順断面図
(その2)である。
5 (d) and 5 (e) are process sectional views (2) showing the second embodiment.

【図6】(a) 〜(c) は従来例を示す工程順断面図であ
る。
6A to 6C are cross-sectional views in order of the processes, showing a conventional example.

【符号の説明】[Explanation of symbols]

1は半導体基板であってSi基板 2はフィールド酸化膜 3はゲート酸化膜 4はゲート電極 5はソース 6はドレイン 7は絶縁膜であってシリコン酸化膜 8は第1のスペーサ膜であってシリコン窒化膜 9は第2のスペーサ膜であってシリコン酸化膜 9aはコンタクト窓 10は第1の電極であり下部電極であってポリSi膜 11はキャパシタ絶縁膜であってシリコン窒化膜 12は第2の電極であり上部電極であってポリSi膜 31は半導体基板であってSi基板 32はフィールド酸化膜 33はゲート酸化膜 34はゲート電極 35はソース 36はドレイン 37は絶縁膜 37a はコンタクト窓 40は下部電極 41はキャパシタ絶縁膜 42は上部電極 81, 82は第1種のスペーサ膜であってシリコン窒化膜 91, 92は第2種のスペーサ膜であってシリコン酸化膜 1 is a semiconductor substrate, Si substrate 2 is a field oxide film 3, is a gate oxide film 4, is a gate electrode 5, is a source 6, is a drain 7, is an insulating film, and is a silicon oxide film 8 is a first spacer film, and is silicon. The nitride film 9 is the second spacer film, the silicon oxide film 9a is the contact window 10 is the first electrode and the lower electrode, the poly-Si film 11 is the capacitor insulating film, and the silicon nitride film 12 is the second electrode. Electrode and upper electrode, poly-Si film 31 is a semiconductor substrate, Si substrate 32 is field oxide film 33, gate oxide film 34 is gate electrode 35, source 36 is drain 37, insulating film 37a is contact window 40 Is a lower electrode 41 is a capacitor insulating film 42 is an upper electrode 81, 82 is a first type spacer film and is a silicon nitride film 91, 92 is a second type spacer film is a silicon oxide film.

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 半導体基板(1) 上に形成されたキャパシ
タを有する半導体装置であって,該キャパシタは複数の
折り返しを有する連続せるキャパシタ絶縁膜(11)と該キ
ャパシタ絶縁膜(11)に接して両面に配置された第1の電
極(10)及び第2の電極(12)からなることを特徴とする半
導体装置。
1. A semiconductor device having a capacitor formed on a semiconductor substrate (1), the capacitor being in contact with a continuous capacitor insulating film (11) having a plurality of folds and the capacitor insulating film (11). A semiconductor device comprising a first electrode (10) and a second electrode (12) disposed on both surfaces of the semiconductor device.
【請求項2】 半導体基板(1) 上に形成された絶縁膜
(7) 上に第1のスペーサ膜(8) 及び第2のスペーサ膜
(9) をこの順に被着する工程と, 該第2のスペーサ膜(9) 上にコンタクト窓形成用の開口
を有するマスクを形成し,該開口から該第2のスペーサ
膜(9) と該第1のスペーサ膜(8) と該絶縁膜(7) をエッ
チングして該半導体基板(1) 表面を露出するコンタクト
窓(9a)を形成する工程と, 該コンタクト窓(9a)内の該第1のスペーサ膜(8) を選択
的に等方性エッチングして,該第2のスペーサ膜(9) の
裏面の一部と該絶縁膜(7) 表面の一部を露出させる工程
と, 該第2のスペーサ膜(9) 表面からその側面,裏面と該第
1のスペーサ膜(8) の側面と該絶縁膜(7) 表面と該半導
体基板(1) 表面にわたって連続する第1の金属膜を形成
し,それをパターニングして第1の電極(10)を形成する
工程と, 該第2のスペーサ膜(9) と該第1のスペーサ膜(8) を順
次エッチングして除去し,該第1の電極(10)の該絶縁膜
(7) 表面の一部及び該半導体基板(1) に接する部分を除
く全面を露出する工程と, 露出した該第1の電極(10)全面にキャパシタ絶縁膜(11)
を形成する工程と, 該キャパシタ絶縁膜(11)上に第2の金属膜を被着するこ
とにより第2の電極(12)を形成する工程とを有し, 該半導体基板(1) 上に,該第1の電極(10),該キャパシ
タ絶縁膜(11),該第2の電極(12)からなるキャパシタを
形成することを特徴とする半導体装置の製造方法。
2. An insulating film formed on a semiconductor substrate (1)
(7) First spacer film (8) and second spacer film on top
(9) is deposited in this order, a mask having an opening for forming a contact window is formed on the second spacer film (9), and the second spacer film (9) and the mask are formed through the opening. A step of etching the first spacer film (8) and the insulating film (7) to form a contact window (9a) exposing the surface of the semiconductor substrate (1); and a step of forming the contact window (9a) in the contact window (9a). A step of selectively isotropically etching the first spacer film (8) to expose a part of the back surface of the second spacer film (9) and a part of the surface of the insulating film (7); A first metal film which is continuous from the surface of the second spacer film (9) to its side surface, the back surface thereof, the side surface of the first spacer film (8), the surface of the insulating film (7) and the surface of the semiconductor substrate (1). And then patterning it to form the first electrode (10), and the second spacer film (9) and the first spacer film (8) are sequentially removed by etching. Insulating the first electrode (10) Enmaku
(7) A step of exposing the entire surface except a part of the surface and a portion in contact with the semiconductor substrate (1), and a capacitor insulating film (11) on the exposed entire surface of the first electrode (10)
And a step of forming a second electrode (12) by depositing a second metal film on the capacitor insulating film (11), and forming a second electrode (12) on the semiconductor substrate (1). A method of manufacturing a semiconductor device, which comprises forming a capacitor composed of the first electrode (10), the capacitor insulating film (11) and the second electrode (12).
【請求項3】 半導体基板(1) 上に形成された絶縁膜
(7) 上に第1種のスペーサ膜(81, 82)及び第2種のスペ
ーサ膜(91, 92)がこの順に積層された二重膜を複数組積
層する工程と, 最上層の第2種のスペーサ膜(92)上にコンタクト窓形成
用の開口を有するマスクを形成し,該開口から該第2種
のスペーサ膜(91, 92)と該第1種のスペーサ膜(81, 82)
と該絶縁膜(7) をエッチングして該半導体基板(1) 表面
を露出するコンタクト窓(9a)を形成する工程と, 該コンタクト窓(9a)内の該第1種のスペーサ膜(81, 82)
を選択的に等方性エッチングして,該第2種のスペーサ
膜(92)の表面及び裏面の一部と該絶縁膜(7) 表面の一部
を露出させる工程と, 第2種のスペーサ膜(91, 92)表面からその側面,裏面及
び該第1種のスペーサ膜(81, 82)の側面及び該絶縁膜
(7) 表面及び該半導体基板(1) 表面にわたって連続する
第1の金属膜を形成し,それをパターニングして第1の
電極(10)を形成する工程と, 該第2種のスペーサ膜(91, 92)と該第1種のスペーサ膜
(81,82)をエッチングして除去し,該第1の電極(10)の
該絶縁膜(7) 表面の一部及び該半導体基板(1)に接する
部分を除く全面を露出する工程と, 露出した該第1の電極(10)全面にキャパシタ絶縁膜(11)
を形成する工程と, 該キャパシタ絶縁膜(11)上に第2の金属膜を被着するこ
とにより第2の電極(12)を形成する工程とを有し, 該半導体基板(1) 上に,該第1の電極(10),該キャパシ
タ絶縁膜(11),該第2の電極(12)からなるキャパシタを
形成することを特徴とする半導体装置の製造方法。
3. An insulating film formed on a semiconductor substrate (1)
(7) A step of laminating a plurality of pairs of double films in which the first type spacer film (81, 82) and the second type spacer film (91, 92) are laminated in this order, and the second uppermost layer. A mask having an opening for forming a contact window is formed on the first type spacer film (92), and the second type spacer film (91, 92) and the first type spacer film (81, 82) are formed through the opening.
And a step of etching the insulating film (7) to form a contact window (9a) exposing the surface of the semiconductor substrate (1); and the first type spacer film (81, 81) in the contact window (9a). 82)
Selectively isotropically etching the second type spacer film (92) to expose a part of the front and back surfaces of the second type spacer film (92) and a part of the front surface of the insulating film (7), and a second type spacer. From the surface of the film (91, 92) to the side surface, the back surface, the side surface of the first type spacer film (81, 82) and the insulating film
(7) A step of forming a first metal film continuous over the surface and the surface of the semiconductor substrate (1) and patterning the first metal film to form a first electrode (10); 91, 92) and the spacer film of the first type
(81, 82) is removed by etching to expose the entire surface of the first electrode (10) except a part of the surface of the insulating film (7) and a part in contact with the semiconductor substrate (1), A capacitor insulating film (11) is formed on the entire exposed surface of the first electrode (10).
And a step of forming a second electrode (12) by depositing a second metal film on the capacitor insulating film (11), and forming a second electrode (12) on the semiconductor substrate (1). A method of manufacturing a semiconductor device, comprising forming a capacitor composed of the first electrode (10), the capacitor insulating film (11) and the second electrode (12).
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0997878A (en) * 1995-09-29 1997-04-08 Nec Corp Semiconductor device and its manufacture
JP2001085636A (en) * 1999-08-25 2001-03-30 Samsung Electronics Co Ltd Method for manufacturing capacitor having high capacitance and method for manufacturing semiconductor device using the same

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