JPH0590531A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0590531A JPH0590531A JP3251775A JP25177591A JPH0590531A JP H0590531 A JPH0590531 A JP H0590531A JP 3251775 A JP3251775 A JP 3251775A JP 25177591 A JP25177591 A JP 25177591A JP H0590531 A JPH0590531 A JP H0590531A
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Abstract
(57)【要約】
【目的】 半導体装置及びその製造方法に関し，スタッ
ク型の半導体メモリの高集積化を阻害することなくキャ
パシタ容量を増加させた構造の半導体装置の提供を目的
とする。 【構成】 半導体基板１上に形成されたキャパシタを有
する半導体装置であって，キャパシタは複数の折り返し
を有する連続せるキャパシタ絶縁膜11とキャパシタ絶縁
膜11に接して両面に配置された第１の電極10及び第２の
電極12からなる半導体装置により構成する。また，半導
体基板１上に第１のスペーサ膜及び第２のスペーサ膜を
この順に被着し，または第１種のスペーサ膜と第２のス
ペーサ膜がこの順に積層された二重膜を複数組積層し，
これらの膜を加工する製造工程により，上記構造のキャ
パシタを形成するように構成する。
ク型の半導体メモリの高集積化を阻害することなくキャ
パシタ容量を増加させた構造の半導体装置の提供を目的
とする。 【構成】 半導体基板１上に形成されたキャパシタを有
する半導体装置であって，キャパシタは複数の折り返し
を有する連続せるキャパシタ絶縁膜11とキャパシタ絶縁
膜11に接して両面に配置された第１の電極10及び第２の
電極12からなる半導体装置により構成する。また，半導
体基板１上に第１のスペーサ膜及び第２のスペーサ膜を
この順に被着し，または第１種のスペーサ膜と第２のス
ペーサ膜がこの順に積層された二重膜を複数組積層し，
これらの膜を加工する製造工程により，上記構造のキャ
パシタを形成するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り，特に，スタック型の半導体メモリを，より
高集積化するためのキャパシタ構造及びそのキャパシタ
構造の実現方法に関する。
方法に係り，特に，スタック型の半導体メモリを，より
高集積化するためのキャパシタ構造及びそのキャパシタ
構造の実現方法に関する。
【０００２】
【従来の技術】図６(a) 〜(c) は従来例を示す工程順断
面図であり，31は半導体基板, 32はフィールド酸化膜,
33はゲート酸化膜, 34はゲート電極, 35はソース, 36は
ドレイン, 37は絶縁膜, 37a はコンタクト窓，40は下部
電極, 41はキャパシタ絶縁膜,42は上部電極を表す。
面図であり，31は半導体基板, 32はフィールド酸化膜,
33はゲート酸化膜, 34はゲート電極, 35はソース, 36は
ドレイン, 37は絶縁膜, 37a はコンタクト窓，40は下部
電極, 41はキャパシタ絶縁膜,42は上部電極を表す。
【０００３】以下，これらの図を参照しながら従来例に
ついて説明する。 図６(a) 参照 半導体基板31となるＳｉ基板にフィールド酸化膜32，ゲ
ート酸化膜33，ゲート電極34を形成する。
ついて説明する。 図６(a) 参照 半導体基板31となるＳｉ基板にフィールド酸化膜32，ゲ
ート酸化膜33，ゲート電極34を形成する。
【０００４】ゲート電極34をマスクにしてＳｉ基板31に
不純物をイオン注入し，ソース35及びドレイン36を形成
する。全面に絶縁膜７を形成した後，マスク（図示せ
ず）を用いて絶縁膜７をエッチングし，ソース領域にコ
ンタクト窓37a を形成する。
不純物をイオン注入し，ソース35及びドレイン36を形成
する。全面に絶縁膜７を形成した後，マスク（図示せ
ず）を用いて絶縁膜７をエッチングし，ソース領域にコ
ンタクト窓37a を形成する。
【０００５】図６(b) 参照 全面にポリＳｉ膜を被着した後，それをエッチング加工
して，ソース35に接続する下部電極40を形成する。
して，ソース35に接続する下部電極40を形成する。
【０００６】図６(c) 参照 全面に絶縁膜を被着してキャパシタ絶縁膜41を形成す
る。次いで，全面にポリＳｉ膜を被着して上部電極42を
形成する。
る。次いで，全面にポリＳｉ膜を被着して上部電極42を
形成する。
【０００７】このようにしてソース35に接続するキャパ
シタが形成される。このキャパシタはＳｉ基板の主面に
対してほぼ平行に形成されているので，キャパシタ容量
を増やすためには，それだけ素子領域中の広い領域を電
極のために費やさねばならず，高集積化を行うため素子
寸法を減少させると，キャパシタ容量も必然的に減少し
てしまう。
シタが形成される。このキャパシタはＳｉ基板の主面に
対してほぼ平行に形成されているので，キャパシタ容量
を増やすためには，それだけ素子領域中の広い領域を電
極のために費やさねばならず，高集積化を行うため素子
寸法を減少させると，キャパシタ容量も必然的に減少し
てしまう。
【０００８】したがって，従来方法では高集積化を行う
とキャパシタ容量が減少し，半導体メモリの信頼性を落
としてしまう。
とキャパシタ容量が減少し，半導体メモリの信頼性を落
としてしまう。
【０００９】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み，素子領域の占有面積は同じとしても従来よりはる
かに大きいキャパシタ容量を持つキャパシタの構造及び
その構造の実現方法を提供することを目的とする。
鑑み，素子領域の占有面積は同じとしても従来よりはる
かに大きいキャパシタ容量を持つキャパシタの構造及び
その構造の実現方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】図１(a), (b)は本発明に
よる半導体装置の実施例を示す断面図，図２(a) 〜(c)
は第１の実施例を示す工程順断面図（その１），図３
(d), (e)は第１の実施例を示す工程順断面図（その
２），図４(a) 〜 (c)は第２の実施例を示す工程順断面
図（その１），図５(d), (e)は第２の実施例を示す工程
順断面図（その２）ある。
よる半導体装置の実施例を示す断面図，図２(a) 〜(c)
は第１の実施例を示す工程順断面図（その１），図３
(d), (e)は第１の実施例を示す工程順断面図（その
２），図４(a) 〜 (c)は第２の実施例を示す工程順断面
図（その１），図５(d), (e)は第２の実施例を示す工程
順断面図（その２）ある。
【００１１】上記課題は，半導体基板１上に形成された
キャパシタを有する半導体装置であって，該キャパシタ
は複数の折り返しを有する連続せるキャパシタ絶縁膜11
と該キャパシタ絶縁膜11に接して両面に配置された第１
の電極10及び第２の電極12からなる半導体装置によって
解決される。
キャパシタを有する半導体装置であって，該キャパシタ
は複数の折り返しを有する連続せるキャパシタ絶縁膜11
と該キャパシタ絶縁膜11に接して両面に配置された第１
の電極10及び第２の電極12からなる半導体装置によって
解決される。
【００１２】また，半導体基板１上に形成された絶縁膜
７上に第１のスペーサ膜８及び第２のスペーサ膜９をこ
の順に被着する工程と, 該第２のスペーサ膜９上にコン
タクト窓形成用の開口を有するマスクを形成し，該開口
から該第２のスペーサ膜９と該第１のスペーサ膜８と該
絶縁膜７をエッチングして該半導体基板１表面を露出す
るコンタクト窓9aを形成する工程と，該コンタクト窓9a
内の該第１のスペーサ膜８を選択的に等方性エッチング
して，該第２のスペーサ膜９の裏面の一部と該絶縁膜７
表面の一部を露出させる工程と，該第２のスペーサ膜９
表面からその側面，裏面と該第１のスペーサ膜８の側面
と該絶縁膜７表面と該半導体基板１表面にわたって連続
する第１の金属膜を形成し，それをパターニングして第
１の電極10を形成する工程と，該第２のスペーサ膜９と
該第１のスペーサ膜８を順次エッチングして除去し，該
第１の電極10の該絶縁膜７表面の一部及び該半導体基板
１に接する部分を除く全面を露出する工程と，露出した
該第１の電極10全面にキャパシタ絶縁膜11を形成する工
程と，該キャパシタ絶縁膜11上に第２の金属膜を被着す
ることにより第２の電極12を形成する工程とを有し，該
半導体基板１上に，該第１の電極10，該キャパシタ絶縁
膜11，該第２の電極12からなるキャパシタを形成する半
導体装置の製造方法によって解決される。
７上に第１のスペーサ膜８及び第２のスペーサ膜９をこ
の順に被着する工程と, 該第２のスペーサ膜９上にコン
タクト窓形成用の開口を有するマスクを形成し，該開口
から該第２のスペーサ膜９と該第１のスペーサ膜８と該
絶縁膜７をエッチングして該半導体基板１表面を露出す
るコンタクト窓9aを形成する工程と，該コンタクト窓9a
内の該第１のスペーサ膜８を選択的に等方性エッチング
して，該第２のスペーサ膜９の裏面の一部と該絶縁膜７
表面の一部を露出させる工程と，該第２のスペーサ膜９
表面からその側面，裏面と該第１のスペーサ膜８の側面
と該絶縁膜７表面と該半導体基板１表面にわたって連続
する第１の金属膜を形成し，それをパターニングして第
１の電極10を形成する工程と，該第２のスペーサ膜９と
該第１のスペーサ膜８を順次エッチングして除去し，該
第１の電極10の該絶縁膜７表面の一部及び該半導体基板
１に接する部分を除く全面を露出する工程と，露出した
該第１の電極10全面にキャパシタ絶縁膜11を形成する工
程と，該キャパシタ絶縁膜11上に第２の金属膜を被着す
ることにより第２の電極12を形成する工程とを有し，該
半導体基板１上に，該第１の電極10，該キャパシタ絶縁
膜11，該第２の電極12からなるキャパシタを形成する半
導体装置の製造方法によって解決される。
【００１３】また，半導体基板１上に形成された絶縁膜
７上に第１種のスペーサ膜81, 82及び第２種のスペーサ
膜91, 92がこの順に積層された二重膜を複数組積層する
工程と, 最上層の第２種のスペーサ膜92上にコンタクト
窓形成用の開口を有するマスクを形成し，該開口から該
第２種のスペーサ膜91, 92と該第１種のスペーサ膜81,
82と該絶縁膜７をエッチングして該半導体基板１表面を
露出するコンタクト窓9aを形成する工程と，該コンタク
ト窓9a内の該第１種のスペーサ膜81, 82を選択的に等方
性エッチングして，該第２種のスペーサ膜92の表面及び
裏面の一部と該絶縁膜７表面の一部を露出させる工程
と，第２種のスペーサ膜91, 92表面からその側面，裏面
及び該第１種のスペーサ膜81, 82の側面及び該絶縁膜７
表面及び該半導体基板１表面にわたって連続する第１の
金属膜を形成し，それをパターニングして第１の電極10
を形成する工程と，該第２種のスペーサ膜91, 92と該第
１種のスペーサ膜81, 82をエッチングして除去し，該第
１の電極10の該絶縁膜７表面の一部及び該半導体基板１
に接する部分を除く全面を露出する工程と，露出した該
第１の電極10全面にキャパシタ絶縁膜11を形成する工程
と，該キャパシタ絶縁膜11上に第２の金属膜を被着する
ことにより第２の電極12を形成する工程とを有し，該半
導体基板１上に，該第１の電極10，該キャパシタ絶縁膜
11，該第２の電極12からなるキャパシタを形成する半導
体装置の製造方法によって解決される。
７上に第１種のスペーサ膜81, 82及び第２種のスペーサ
膜91, 92がこの順に積層された二重膜を複数組積層する
工程と, 最上層の第２種のスペーサ膜92上にコンタクト
窓形成用の開口を有するマスクを形成し，該開口から該
第２種のスペーサ膜91, 92と該第１種のスペーサ膜81,
82と該絶縁膜７をエッチングして該半導体基板１表面を
露出するコンタクト窓9aを形成する工程と，該コンタク
ト窓9a内の該第１種のスペーサ膜81, 82を選択的に等方
性エッチングして，該第２種のスペーサ膜92の表面及び
裏面の一部と該絶縁膜７表面の一部を露出させる工程
と，第２種のスペーサ膜91, 92表面からその側面，裏面
及び該第１種のスペーサ膜81, 82の側面及び該絶縁膜７
表面及び該半導体基板１表面にわたって連続する第１の
金属膜を形成し，それをパターニングして第１の電極10
を形成する工程と，該第２種のスペーサ膜91, 92と該第
１種のスペーサ膜81, 82をエッチングして除去し，該第
１の電極10の該絶縁膜７表面の一部及び該半導体基板１
に接する部分を除く全面を露出する工程と，露出した該
第１の電極10全面にキャパシタ絶縁膜11を形成する工程
と，該キャパシタ絶縁膜11上に第２の金属膜を被着する
ことにより第２の電極12を形成する工程とを有し，該半
導体基板１上に，該第１の電極10，該キャパシタ絶縁膜
11，該第２の電極12からなるキャパシタを形成する半導
体装置の製造方法によって解決される。
【００１４】
【作用】複数の折り返しを有する連続せるキャパシタ絶
縁膜11とキャパシタ絶縁膜11に接して両面に配置された
第１の電極10及び第２の電極12からなるキャパシタは，
素子領域の占有面積が等しいほぼ平面形状のキャパシタ
に比べて，はるかに大きいキャパシタ容量を持つことが
できる。
縁膜11とキャパシタ絶縁膜11に接して両面に配置された
第１の電極10及び第２の電極12からなるキャパシタは，
素子領域の占有面積が等しいほぼ平面形状のキャパシタ
に比べて，はるかに大きいキャパシタ容量を持つことが
できる。
【００１５】また，このような形状のキャパシタは，半
導体基板１上に形成された絶縁膜７上に順次形成された
第１のスペーサ膜８及び第２のスペーサ膜９を利用する
上記の製造工程により実現することができる。
導体基板１上に形成された絶縁膜７上に順次形成された
第１のスペーサ膜８及び第２のスペーサ膜９を利用する
上記の製造工程により実現することができる。
【００１６】また，このような形状のキャパシタは，半
導体基板１上に形成された絶縁膜７上に第１種のスペー
サ膜81, 82及び第２種のスペーサ膜91, 92がこの順に積
層された二重膜を複数組積層し，それらのスペーサ膜を
利用する上記の製造工程により実現することができる。
導体基板１上に形成された絶縁膜７上に第１種のスペー
サ膜81, 82及び第２種のスペーサ膜91, 92がこの順に積
層された二重膜を複数組積層し，それらのスペーサ膜を
利用する上記の製造工程により実現することができる。
【００１７】
【実施例】図１(a), (b)は本発明による半導体装置の実
施例を示す断面図であり，１は半導体基板，２はフィー
ルド酸化膜，３はゲート酸化膜，４はゲート電極，５は
ソース，６はドレイン，７は絶縁膜，10は下部電極, 11
はキャパシタ絶縁膜, 12は上部電極を表す。
施例を示す断面図であり，１は半導体基板，２はフィー
ルド酸化膜，３はゲート酸化膜，４はゲート電極，５は
ソース，６はドレイン，７は絶縁膜，10は下部電極, 11
はキャパシタ絶縁膜, 12は上部電極を表す。
【００１８】図２(a) 〜(c) 及び図３(d), (e)は，第１
の実施例を示す工程順断面図（その１）及び（その２）
であり，図１(a) の構造を実現する工程を示す。以下，
これらの図を参照しながら第１の実施例の工程について
説明する。
の実施例を示す工程順断面図（その１）及び（その２）
であり，図１(a) の構造を実現する工程を示す。以下，
これらの図を参照しながら第１の実施例の工程について
説明する。
【００１９】図２(a) 参照 半導体基板１となるＳｉ基板に厚さ4000〜5000Åのフィ
ールド酸化膜２，厚さ150 〜200 Åのゲート酸化膜３，
ポリＳｉのゲート電極４を形成する。
ールド酸化膜２，厚さ150 〜200 Åのゲート酸化膜３，
ポリＳｉのゲート電極４を形成する。
【００２０】ゲート電極４をマスクにしてＳｉ基板１に
不純物をイオン注入し，ソース５及びドレイン６を形成
する。ＣＶＤ法により全面に絶縁膜７として厚さ1000Å
のシリコン酸化膜，第１のスペーサ膜８として厚さ1500
〜3000Åのシリコン窒化膜，第２のスペーサ膜９として
厚さ 500〜1000Åのシリコン酸化膜をこの順に堆積す
る。
不純物をイオン注入し，ソース５及びドレイン６を形成
する。ＣＶＤ法により全面に絶縁膜７として厚さ1000Å
のシリコン酸化膜，第１のスペーサ膜８として厚さ1500
〜3000Åのシリコン窒化膜，第２のスペーサ膜９として
厚さ 500〜1000Åのシリコン酸化膜をこの順に堆積す
る。
【００２１】ソース５上に開口を有するレジストマスク
（図示せず）を用いて第２のスペーサ膜９，第１のスペ
ーサ膜８，絶縁膜７を異方的にドライエッチングし，ソ
ース５を露出するコンタクト窓9aを形成する。
（図示せず）を用いて第２のスペーサ膜９，第１のスペ
ーサ膜８，絶縁膜７を異方的にドライエッチングし，ソ
ース５を露出するコンタクト窓9aを形成する。
【００２２】図２(b) 参照 コンタクト窓9a内部の第１のスペーサ膜（シリコン窒化
膜）８を煮沸りん酸により選択的に等方的にウエットエ
ッチして，第２のスペーサ膜９裏面の一部と絶縁膜７表
面の一部を露出させる。露出する第２のスペーサ膜９裏
面の一部と絶縁膜７表面の一部の横方向の距離は，エッ
チング時間を選択することにより調節することができ
る。
膜）８を煮沸りん酸により選択的に等方的にウエットエ
ッチして，第２のスペーサ膜９裏面の一部と絶縁膜７表
面の一部を露出させる。露出する第２のスペーサ膜９裏
面の一部と絶縁膜７表面の一部の横方向の距離は，エッ
チング時間を選択することにより調節することができ
る。
【００２３】図２(c) 参照 ＣＶＤ法により全面に厚さ 500〜1000ÅのポリＳｉ膜を
堆積する。ポリＳｉ膜は第２のスペーサ膜９表面から側
面及び裏面，さらに第１のスペーサ膜８の側面，さらに
絶縁膜７表面及びＳｉ基板１表面にわたって連続する膜
となる。
堆積する。ポリＳｉ膜は第２のスペーサ膜９表面から側
面及び裏面，さらに第１のスペーサ膜８の側面，さらに
絶縁膜７表面及びＳｉ基板１表面にわたって連続する膜
となる。
【００２４】このポリＳｉ膜をエッチング・パターニン
グして，下部電極10を形成する。 図３(d) 参照 ふっ酸系のエッチャントで第２のスペーサ膜（シリコン
酸化膜）９をウエットエッチして除去する。つづいて，
煮沸りん酸で第１のスペーサ膜（シリコン窒化膜）８を
ウエットエッチして除去する。
グして，下部電極10を形成する。 図３(d) 参照 ふっ酸系のエッチャントで第２のスペーサ膜（シリコン
酸化膜）９をウエットエッチして除去する。つづいて，
煮沸りん酸で第１のスペーサ膜（シリコン窒化膜）８を
ウエットエッチして除去する。
【００２５】図３(e) 参照 ＣＶＤ法により全面に厚さ50〜150 Åのシリコン窒化膜
を堆積し，キャパシタ絶縁膜11を形成する。キャパシタ
絶縁膜11は絶縁膜７表面から下部電極10表面を連続して
覆う膜となり，複数の折り返しを有する形状となる。
を堆積し，キャパシタ絶縁膜11を形成する。キャパシタ
絶縁膜11は絶縁膜７表面から下部電極10表面を連続して
覆う膜となり，複数の折り返しを有する形状となる。
【００２６】次いで，ＣＶＤ法によりキャパシタ絶縁膜
11全面に厚さ 500ÅのポリＳｉ膜を堆積し，上部電極12
を形成する。このポリＳｉ膜は折り返されたキャパシタ
絶縁膜11間の隙間を埋めつくす。
11全面に厚さ 500ÅのポリＳｉ膜を堆積し，上部電極12
を形成する。このポリＳｉ膜は折り返されたキャパシタ
絶縁膜11間の隙間を埋めつくす。
【００２７】このようにして，ソース５に接続する下部
電極10, キャパシタ絶縁膜11, 上部電極12からなるキャ
パシタが形成される。次に，第２の実施例について説明
する。
電極10, キャパシタ絶縁膜11, 上部電極12からなるキャ
パシタが形成される。次に，第２の実施例について説明
する。
【００２８】図４(a) 〜(c) 及び図５(d), (e)は，第２
の実施例を示す工程順断面図（その１）及び（その２）
であり，図１(b) の構造を実現する工程を示す。以下，
これらの図を参照しながら第２の実施例の工程について
説明する。
の実施例を示す工程順断面図（その１）及び（その２）
であり，図１(b) の構造を実現する工程を示す。以下，
これらの図を参照しながら第２の実施例の工程について
説明する。
【００２９】図４(a) 参照 半導体基板１となるＳｉ基板に厚さ4000〜5000Åのフィ
ールド酸化膜２，厚さ150 〜200 Åのゲート酸化膜３，
ポリＳｉのゲート電極４を形成する。
ールド酸化膜２，厚さ150 〜200 Åのゲート酸化膜３，
ポリＳｉのゲート電極４を形成する。
【００３０】ゲート電極４をマスクにしてＳｉ基板１に
不純物をイオン注入し，ソース５及びドレイン６を形成
する。ＣＶＤ法により全面に絶縁膜７として厚さ1000Å
のシリコン酸化膜，第１種のスペーサ膜81として厚さ15
00〜3000Åのシリコン窒化膜，第２種のスペーサ膜91と
して厚さ 500〜1000Åのシリコン酸化膜，さらに，第１
種のスペーサ膜82として厚さ1500〜3000Åのシリコン窒
化膜，第２種のスペーサ膜92として厚さ 500〜1000Åの
シリコン酸化膜をこの順に堆積する。
不純物をイオン注入し，ソース５及びドレイン６を形成
する。ＣＶＤ法により全面に絶縁膜７として厚さ1000Å
のシリコン酸化膜，第１種のスペーサ膜81として厚さ15
00〜3000Åのシリコン窒化膜，第２種のスペーサ膜91と
して厚さ 500〜1000Åのシリコン酸化膜，さらに，第１
種のスペーサ膜82として厚さ1500〜3000Åのシリコン窒
化膜，第２種のスペーサ膜92として厚さ 500〜1000Åの
シリコン酸化膜をこの順に堆積する。
【００３１】ソース５上に開口を有するレジストマスク
（図示せず）を用いて第２種のスペーサ膜91, 92，第１
種のスペーサ膜81, 82，絶縁膜７を異方的にドライエッ
チングし，ソース５を露出するコンタクト窓9aを形成す
る。
（図示せず）を用いて第２種のスペーサ膜91, 92，第１
種のスペーサ膜81, 82，絶縁膜７を異方的にドライエッ
チングし，ソース５を露出するコンタクト窓9aを形成す
る。
【００３２】図４(b) 参照 コンタクト窓9a内部の第１種のスペーサ膜（シリコン窒
化膜）81, 82を煮沸りん酸により選択的に等方的にウエ
ットエッチして，第２種のスペーサ膜92裏面の一部と第
２種のスペーサ膜91の表面の一部と裏面の一部及び絶縁
膜７表面の一部を露出させる。露出する第２種のスペー
サ膜91, 92の表面及び裏面の一部と絶縁膜７表面の一部
の横方向の距離は，エッチング時間を選択することによ
り調節することができる。
化膜）81, 82を煮沸りん酸により選択的に等方的にウエ
ットエッチして，第２種のスペーサ膜92裏面の一部と第
２種のスペーサ膜91の表面の一部と裏面の一部及び絶縁
膜７表面の一部を露出させる。露出する第２種のスペー
サ膜91, 92の表面及び裏面の一部と絶縁膜７表面の一部
の横方向の距離は，エッチング時間を選択することによ
り調節することができる。
【００３３】図４(c) 参照 ＣＶＤ法により全面に厚さ 500〜1000ÅのポリＳｉ膜を
堆積する。ポリＳｉ膜は第２種のスペーサ膜91, 92表面
から側面及び裏面，さらに第１種のスペーサ膜81, 82の
側面，さらに絶縁膜７表面及びＳｉ基板１表面にわたっ
て連続する膜となる。
堆積する。ポリＳｉ膜は第２種のスペーサ膜91, 92表面
から側面及び裏面，さらに第１種のスペーサ膜81, 82の
側面，さらに絶縁膜７表面及びＳｉ基板１表面にわたっ
て連続する膜となる。
【００３４】このポリＳｉ膜をエッチング・パターニン
グして，下部電極10を形成する。 図５(d) 参照 ふっ酸系のエッチャントで第２種のスペーサ膜（シリコ
ン酸化膜）92をウエットエッチして除去する。つづい
て，煮沸りん酸で第１種のスペーサ膜（シリコン窒化
膜）82をウエットエッチして除去する。つづいて，ふっ
酸系のエッチャントで第２種のスペーサ膜（シリコン酸
化膜）91をウエットエッチして除去する。つづいて，煮
沸りん酸で第１種のスペーサ膜（シリコン窒化膜）81を
ウエットエッチして除去する。
グして，下部電極10を形成する。 図５(d) 参照 ふっ酸系のエッチャントで第２種のスペーサ膜（シリコ
ン酸化膜）92をウエットエッチして除去する。つづい
て，煮沸りん酸で第１種のスペーサ膜（シリコン窒化
膜）82をウエットエッチして除去する。つづいて，ふっ
酸系のエッチャントで第２種のスペーサ膜（シリコン酸
化膜）91をウエットエッチして除去する。つづいて，煮
沸りん酸で第１種のスペーサ膜（シリコン窒化膜）81を
ウエットエッチして除去する。
【００３５】図５(e) 参照 ＣＶＤ法により全面に厚さ50〜150 Åのシリコン窒化膜
を堆積し，キャパシタ絶縁膜11を形成する。キャパシタ
絶縁膜11は絶縁膜７表面から下部電極10表面を連続して
覆う膜となり，複数の折り返しを有する形状となる。
を堆積し，キャパシタ絶縁膜11を形成する。キャパシタ
絶縁膜11は絶縁膜７表面から下部電極10表面を連続して
覆う膜となり，複数の折り返しを有する形状となる。
【００３６】次いで，ＣＶＤ法によりキャパシタ絶縁膜
11全面に厚さ 500ÅのポリＳｉ膜を堆積し，上部電極12
を形成する。このポリＳｉ膜は折り返されたキャパシタ
絶縁膜11間の隙間を埋めつくす。
11全面に厚さ 500ÅのポリＳｉ膜を堆積し，上部電極12
を形成する。このポリＳｉ膜は折り返されたキャパシタ
絶縁膜11間の隙間を埋めつくす。
【００３７】このようにして，ソース５に接続する下部
電極10, キャパシタ絶縁膜11, 上部電極12からなるキャ
パシタが形成される。第２の実施例は第１の実施例より
もキャパシタ容量をさらに大きくできる例である。第１
種のスペーサ膜と第２種のスペーサ膜が積層された二重
膜を３組以上積層すれば，第２の実施例よりもキャパシ
タ容量をさらに大きくできる。
電極10, キャパシタ絶縁膜11, 上部電極12からなるキャ
パシタが形成される。第２の実施例は第１の実施例より
もキャパシタ容量をさらに大きくできる例である。第１
種のスペーサ膜と第２種のスペーサ膜が積層された二重
膜を３組以上積層すれば，第２の実施例よりもキャパシ
タ容量をさらに大きくできる。
【００３８】キャパシタ絶縁膜11の面積は，占有する素
子領域の面積の数倍になり，従来の平面状のキャパシタ
に比べてはるかに大きいキャパシタ容量を持たすことが
可能となる。
子領域の面積の数倍になり，従来の平面状のキャパシタ
に比べてはるかに大きいキャパシタ容量を持たすことが
可能となる。
【００３９】
【発明の効果】以上説明したように，本発明によれば，
スタック型半導体メモリの高集積化を阻害することなく
キャパシタ容量を増加することができる。
スタック型半導体メモリの高集積化を阻害することなく
キャパシタ容量を増加することができる。
【００４０】本発明はスタック型半導体メモリの高集積
化に寄与するものである。
化に寄与するものである。
【図１】(a), (b)本発明による半導体装置の実施例を示
す断面図である。
す断面図である。
【図２】(a) 〜(c) は第１の実施例を示す工程順断面図
（その１）である。
（その１）である。
【図３】(d), (e)は第１の実施例を示す工程順断面図
（その２）である。
（その２）である。
【図４】(a) 〜(c) は第２の実施例を示す工程順断面図
（その１）である。
（その１）である。
【図５】(d), (e)は第２の実施例を示す工程順断面図
（その２）である。
（その２）である。
【図６】(a) 〜(c) は従来例を示す工程順断面図であ
る。
る。
１は半導体基板であってＳｉ基板 ２はフィールド酸化膜 ３はゲート酸化膜 ４はゲート電極 ５はソース ６はドレイン ７は絶縁膜であってシリコン酸化膜 ８は第１のスペーサ膜であってシリコン窒化膜 ９は第２のスペーサ膜であってシリコン酸化膜 9aはコンタクト窓 10は第１の電極であり下部電極であってポリＳｉ膜 11はキャパシタ絶縁膜であってシリコン窒化膜 12は第２の電極であり上部電極であってポリＳｉ膜 31は半導体基板であってＳｉ基板 32はフィールド酸化膜 33はゲート酸化膜 34はゲート電極 35はソース 36はドレイン 37は絶縁膜 37a はコンタクト窓 40は下部電極 41はキャパシタ絶縁膜 42は上部電極 81, 82は第１種のスペーサ膜であってシリコン窒化膜 91, 92は第２種のスペーサ膜であってシリコン酸化膜
Claims (3)
- 【請求項１】 半導体基板(1) 上に形成されたキャパシ
タを有する半導体装置であって，該キャパシタは複数の
折り返しを有する連続せるキャパシタ絶縁膜(11)と該キ
ャパシタ絶縁膜(11)に接して両面に配置された第１の電
極(10)及び第２の電極(12)からなることを特徴とする半
導体装置。 - 【請求項２】 半導体基板(1) 上に形成された絶縁膜
(7) 上に第１のスペーサ膜(8) 及び第２のスペーサ膜
(9) をこの順に被着する工程と, 該第２のスペーサ膜(9) 上にコンタクト窓形成用の開口
を有するマスクを形成し，該開口から該第２のスペーサ
膜(9) と該第１のスペーサ膜(8) と該絶縁膜(7) をエッ
チングして該半導体基板(1) 表面を露出するコンタクト
窓(9a)を形成する工程と， 該コンタクト窓(9a)内の該第１のスペーサ膜(8) を選択
的に等方性エッチングして，該第２のスペーサ膜(9) の
裏面の一部と該絶縁膜(7) 表面の一部を露出させる工程
と， 該第２のスペーサ膜(9) 表面からその側面，裏面と該第
１のスペーサ膜(8) の側面と該絶縁膜(7) 表面と該半導
体基板(1) 表面にわたって連続する第１の金属膜を形成
し，それをパターニングして第１の電極(10)を形成する
工程と， 該第２のスペーサ膜(9) と該第１のスペーサ膜(8) を順
次エッチングして除去し，該第１の電極(10)の該絶縁膜
(7) 表面の一部及び該半導体基板(1) に接する部分を除
く全面を露出する工程と， 露出した該第１の電極(10)全面にキャパシタ絶縁膜(11)
を形成する工程と， 該キャパシタ絶縁膜(11)上に第２の金属膜を被着するこ
とにより第２の電極(12)を形成する工程とを有し， 該半導体基板(1) 上に，該第１の電極(10)，該キャパシ
タ絶縁膜(11)，該第２の電極(12)からなるキャパシタを
形成することを特徴とする半導体装置の製造方法。 - 【請求項３】 半導体基板(1) 上に形成された絶縁膜
(7) 上に第１種のスペーサ膜(81, 82)及び第２種のスペ
ーサ膜(91, 92)がこの順に積層された二重膜を複数組積
層する工程と, 最上層の第２種のスペーサ膜(92)上にコンタクト窓形成
用の開口を有するマスクを形成し，該開口から該第２種
のスペーサ膜(91, 92)と該第１種のスペーサ膜(81, 82)
と該絶縁膜(7) をエッチングして該半導体基板(1) 表面
を露出するコンタクト窓(9a)を形成する工程と， 該コンタクト窓(9a)内の該第１種のスペーサ膜(81, 82)
を選択的に等方性エッチングして，該第２種のスペーサ
膜(92)の表面及び裏面の一部と該絶縁膜(7) 表面の一部
を露出させる工程と， 第２種のスペーサ膜(91, 92)表面からその側面，裏面及
び該第１種のスペーサ膜(81, 82)の側面及び該絶縁膜
(7) 表面及び該半導体基板(1) 表面にわたって連続する
第１の金属膜を形成し，それをパターニングして第１の
電極(10)を形成する工程と， 該第２種のスペーサ膜(91, 92)と該第１種のスペーサ膜
(81,82)をエッチングして除去し，該第１の電極(10)の
該絶縁膜(7) 表面の一部及び該半導体基板(1)に接する
部分を除く全面を露出する工程と， 露出した該第１の電極(10)全面にキャパシタ絶縁膜(11)
を形成する工程と， 該キャパシタ絶縁膜(11)上に第２の金属膜を被着するこ
とにより第２の電極(12)を形成する工程とを有し， 該半導体基板(1) 上に，該第１の電極(10)，該キャパシ
タ絶縁膜(11)，該第２の電極(12)からなるキャパシタを
形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3251775A JPH0590531A (ja) | 1991-09-30 | 1991-09-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3251775A JPH0590531A (ja) | 1991-09-30 | 1991-09-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590531A true JPH0590531A (ja) | 1993-04-09 |
Family
ID=17227740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3251775A Withdrawn JPH0590531A (ja) | 1991-09-30 | 1991-09-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590531A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0997878A (ja) * | 1995-09-29 | 1997-04-08 | Nec Corp | 半導体装置およびその製造方法 |
| JP2001085636A (ja) * | 1999-08-25 | 2001-03-30 | Samsung Electronics Co Ltd | 高容量を有するキャパシタ製造方法およびこれを利用した半導体装置の製造方法 |
-
1991
- 1991-09-30 JP JP3251775A patent/JPH0590531A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0997878A (ja) * | 1995-09-29 | 1997-04-08 | Nec Corp | 半導体装置およびその製造方法 |
| JP2001085636A (ja) * | 1999-08-25 | 2001-03-30 | Samsung Electronics Co Ltd | 高容量を有するキャパシタ製造方法およびこれを利用した半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |