JPH0590540A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0590540A JPH0590540A JP3252411A JP25241191A JPH0590540A JP H0590540 A JPH0590540 A JP H0590540A JP 3252411 A JP3252411 A JP 3252411A JP 25241191 A JP25241191 A JP 25241191A JP H0590540 A JPH0590540 A JP H0590540A
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- JP
- Japan
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- high resistance
- resistance load
- field effect
- effect transistor
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Abstract
(57)【要約】
【目的】ＳＲＡＭセルにおけるソウトエラーの発生を防
止する。 【構成】高抵抗負荷型ＳＲＡＭセルにおける高抵抗負荷
と電界効果トランジスタの接続点（共通コンタクト３）
の上方に容量膜１１及びプレート電極１２を積層配置し
ている。そして、このプレート電極１２の電位を電源電
位とアースの中間に保つことにより、共通コンタクト３
における電荷を蓄積し、α線の入射時におけるソフトエ
ラーの発生を防止する。
止する。 【構成】高抵抗負荷型ＳＲＡＭセルにおける高抵抗負荷
と電界効果トランジスタの接続点（共通コンタクト３）
の上方に容量膜１１及びプレート電極１２を積層配置し
ている。そして、このプレート電極１２の電位を電源電
位とアースの中間に保つことにより、共通コンタクト３
における電荷を蓄積し、α線の入射時におけるソフトエ
ラーの発生を防止する。
Description
【０００１】
【産業上の利用分野】本発明は、複数のスタティックラ
ムセルが半導体基板上に形成された半導体記憶装置、特
にスタティックランダムアクセスメモリ（以下ＳＲＡＭ
という）に関する。
ムセルが半導体基板上に形成された半導体記憶装置、特
にスタティックランダムアクセスメモリ（以下ＳＲＡＭ
という）に関する。
【０００２】
【従来の技術】従来より、各種の半導体装置における記
憶手段としてＳＲＡＭが利用されている。このＳＲＡＭ
は、０，１のデータを記憶する複数のセルからなり、こ
のセルとして、高抵抗負荷型のものがある。この高抵抗
負荷型ＳＲＡＭセルは、図６に示すような回路構成を有
している。すなわち、一対のＮチャネル型電界効果トラ
ンジスタ（以下ＭＯＳＦＥＴという）Ｎ１、Ｎ２のソー
スは接地電位（以下ＧＮＤという）に接続され、この電
界効果トランジスタＮ１、Ｎ２のドレインは、高抵抗負
荷Ｒ１、Ｒ２の一端にそれぞれ接続され、この高抵抗負
荷Ｒ１、Ｒ２の他端は電源電圧Ｖccに接続されている。
憶手段としてＳＲＡＭが利用されている。このＳＲＡＭ
は、０，１のデータを記憶する複数のセルからなり、こ
のセルとして、高抵抗負荷型のものがある。この高抵抗
負荷型ＳＲＡＭセルは、図６に示すような回路構成を有
している。すなわち、一対のＮチャネル型電界効果トラ
ンジスタ（以下ＭＯＳＦＥＴという）Ｎ１、Ｎ２のソー
スは接地電位（以下ＧＮＤという）に接続され、この電
界効果トランジスタＮ１、Ｎ２のドレインは、高抵抗負
荷Ｒ１、Ｒ２の一端にそれぞれ接続され、この高抵抗負
荷Ｒ１、Ｒ２の他端は電源電圧Ｖccに接続されている。
【０００３】ここで、電界効果トランジスタＮ１のドレ
インと高抵抗負荷Ｒ１の接続点を節点Ａと呼び、電界効
果トランジスタＮ２のドレインと高抵抗負荷Ｒ２の接続
点を節点Ｂと呼ぶと、節点Ａは、電界効果トランジスタ
Ｎ２のゲートに接続され、節点Ｂは、電界効果トランジ
スタＮ１のゲートに接続されている。また、接点Ａとビ
ット線Ｂ上の接点Ｃは、電界効果トランジスタＮ３のソ
ースまたはドレインにそれぞれ接続されており、接点Ｂ
と反転ビット線ｒＢ上の節点Ｄは、電界効果トランジス
タＮ４のソースまたはドレインに接続されている。そし
て、これら電界効果トランジスタＮ３、Ｎ４のゲートは
共通のワード線Ｗに接続されている。
インと高抵抗負荷Ｒ１の接続点を節点Ａと呼び、電界効
果トランジスタＮ２のドレインと高抵抗負荷Ｒ２の接続
点を節点Ｂと呼ぶと、節点Ａは、電界効果トランジスタ
Ｎ２のゲートに接続され、節点Ｂは、電界効果トランジ
スタＮ１のゲートに接続されている。また、接点Ａとビ
ット線Ｂ上の接点Ｃは、電界効果トランジスタＮ３のソ
ースまたはドレインにそれぞれ接続されており、接点Ｂ
と反転ビット線ｒＢ上の節点Ｄは、電界効果トランジス
タＮ４のソースまたはドレインに接続されている。そし
て、これら電界効果トランジスタＮ３、Ｎ４のゲートは
共通のワード線Ｗに接続されている。
【０００４】従って、ワード線Ｗを１とし、電界効果ト
ランジスタＮ３，Ｎ４をオンすると、ビット線節点Ａ，
Ｂはそれぞれビット線Ｂ、ビット線ｒＢの状態（１，
０）と同一となり、電界効果トランジスタＮ１、Ｎ２は
その一方がオンとなり、他方がオフとなる。従って、そ
の後ワード線Ｗを０とし電界効果トランジスタＮ３，Ｎ
４をオフとした場合に、節点Ａ，Ｂは上述のような状態
を保持することになり、これによって書き込みが行われ
る。
ランジスタＮ３，Ｎ４をオンすると、ビット線節点Ａ，
Ｂはそれぞれビット線Ｂ、ビット線ｒＢの状態（１，
０）と同一となり、電界効果トランジスタＮ１、Ｎ２は
その一方がオンとなり、他方がオフとなる。従って、そ
の後ワード線Ｗを０とし電界効果トランジスタＮ３，Ｎ
４をオフとした場合に、節点Ａ，Ｂは上述のような状態
を保持することになり、これによって書き込みが行われ
る。
【０００５】一方、読み出しの場合には、ワード線Ｗを
１とすることにより、書き込まれた節点Ａ，Ｂの状態が
ビット線Ｂ，ｒＢに取り出されることとなる。
１とすることにより、書き込まれた節点Ａ，Ｂの状態が
ビット線Ｂ，ｒＢに取り出されることとなる。
【０００６】ここで、このようなＳＲＡＭセルの節点Ａ
（またはＢ）及び高抵抗負荷Ｒ１（またはＲ２）の部分
の構造は、図７に示すような構造を有している。すなわ
ち、Ｐ型シリコン基板１の表面の一部には（図における
右側）には、Ｎ型の不純物領域２が形成され、ここに共
通コンタクト３を介し高抵抗負荷膜４が接続されてい
る。また、シリコン基板１の他の表面上には、フィール
ド酸化膜５及びゲート酸化膜６が形成されており、その
上方にはポリサイドゲート７、第１の層間膜８、ＧＮＤ
配線９、第２の層間膜１０が積層配置されている。これ
によってＳＲＡＭの一部が構成がされている。なお、こ
のような構成は従来から知られている半導体製造技術に
よって達成される。
（またはＢ）及び高抵抗負荷Ｒ１（またはＲ２）の部分
の構造は、図７に示すような構造を有している。すなわ
ち、Ｐ型シリコン基板１の表面の一部には（図における
右側）には、Ｎ型の不純物領域２が形成され、ここに共
通コンタクト３を介し高抵抗負荷膜４が接続されてい
る。また、シリコン基板１の他の表面上には、フィール
ド酸化膜５及びゲート酸化膜６が形成されており、その
上方にはポリサイドゲート７、第１の層間膜８、ＧＮＤ
配線９、第２の層間膜１０が積層配置されている。これ
によってＳＲＡＭの一部が構成がされている。なお、こ
のような構成は従来から知られている半導体製造技術に
よって達成される。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
ような高抵抗負荷型ＳＲＡＭセルにおいては、α線の飛
び込みによってソフトエラーが起こるという問題点があ
った。すなわち、上述のような高抵抗負荷型ＳＲＡＭセ
ルにおける不純物領域２がハイレベルにある状態で、α
線が当たると、シリコン基板１中に発生した電子が、こ
の不純物領域２に収集され、この領域の電位が下がりロ
ーレベルになってしまうことがある。この様に、本来ハ
イレベルにあるべき節点Ａ（またはＢ）がローレベルに
なると、セルは不定状態となり、次の読みだし時に他の
節点Ｂ（またはＡ）がハイレベルになる場合があり、Ｓ
ＲＡＭにおける記憶データが異なったものとなってしま
うのである。
ような高抵抗負荷型ＳＲＡＭセルにおいては、α線の飛
び込みによってソフトエラーが起こるという問題点があ
った。すなわち、上述のような高抵抗負荷型ＳＲＡＭセ
ルにおける不純物領域２がハイレベルにある状態で、α
線が当たると、シリコン基板１中に発生した電子が、こ
の不純物領域２に収集され、この領域の電位が下がりロ
ーレベルになってしまうことがある。この様に、本来ハ
イレベルにあるべき節点Ａ（またはＢ）がローレベルに
なると、セルは不定状態となり、次の読みだし時に他の
節点Ｂ（またはＡ）がハイレベルになる場合があり、Ｓ
ＲＡＭにおける記憶データが異なったものとなってしま
うのである。
【０００８】特に、高抵抗負荷型ＳＲＡＭセルにおいて
は、高抵抗負荷Ｒ１，Ｒ２によって節点Ａ，Ｂに対する
電流供給能力は非常に小さなものとされている。そこ
で、上述のようなα線の照射によってソフトエラーが起
こりやすいという問題点があった。
は、高抵抗負荷Ｒ１，Ｒ２によって節点Ａ，Ｂに対する
電流供給能力は非常に小さなものとされている。そこ
で、上述のようなα線の照射によってソフトエラーが起
こりやすいという問題点があった。
【０００９】本発明は、上記問題点を解決することを課
題としてなされたものであり、簡単な構成の追加によ
り、ソフトエラーの発生を防止することができる半導体
記憶装置を提供することを目的とする。
題としてなされたものであり、簡単な構成の追加によ
り、ソフトエラーの発生を防止することができる半導体
記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、電源アース間
に直列接続された第１高抵抗負荷および第１電界効果ト
ランジスタと、同じく電源アース間に直列接続された第
２高抵抗負荷および第２電界効果トランジスタと、第１
高抵抗負荷と第１電界効果トランジスタとの接続点を第
２の電界効果トランジスタのゲートに接続し、第２高抵
抗負荷と第２電界効果トランジスタとの接続点を第１の
電界効果トランジスタのゲートに接続してなるスタティ
ックラムセルが半導体基板上に形成された半導体記憶装
置において、上記第１高抵抗負荷と第１電界効果トラン
ジスタの接続点および第２高抵抗負荷と第２電界効果ト
ランジスタとのそれぞれの接続点に他端が電源とアース
の中間の電位を有する参照電源に接続されたコンデンサ
を接続したことを特徴とする。
に直列接続された第１高抵抗負荷および第１電界効果ト
ランジスタと、同じく電源アース間に直列接続された第
２高抵抗負荷および第２電界効果トランジスタと、第１
高抵抗負荷と第１電界効果トランジスタとの接続点を第
２の電界効果トランジスタのゲートに接続し、第２高抵
抗負荷と第２電界効果トランジスタとの接続点を第１の
電界効果トランジスタのゲートに接続してなるスタティ
ックラムセルが半導体基板上に形成された半導体記憶装
置において、上記第１高抵抗負荷と第１電界効果トラン
ジスタの接続点および第２高抵抗負荷と第２電界効果ト
ランジスタとのそれぞれの接続点に他端が電源とアース
の中間の電位を有する参照電源に接続されたコンデンサ
を接続したことを特徴とする。
【００１１】また、上記コンデンサは、上記高抵抗負荷
を構成する高抵抗負荷膜と、この高抵抗負荷膜上に形成
され誘電体で形成された容量膜と、この容量膜上に形成
され電源とアースの中間の電位を有する参照電源に接続
されたプレート電極とを有することを特徴とする。
を構成する高抵抗負荷膜と、この高抵抗負荷膜上に形成
され誘電体で形成された容量膜と、この容量膜上に形成
され電源とアースの中間の電位を有する参照電源に接続
されたプレート電極とを有することを特徴とする。
【００１２】また、上記容量膜は、ＳｉＯ2 とＳｉＮの
複合膜であることを特徴とする。
複合膜であることを特徴とする。
【００１３】また、上記高抵抗負荷層は、電界効果トラ
ンジスタとの接続点付近の領域が他の領域に比べ厚くす
ると共に、この領域を高導電率としていることを特徴と
する。
ンジスタとの接続点付近の領域が他の領域に比べ厚くす
ると共に、この領域を高導電率としていることを特徴と
する。
【００１４】
【作用】このように、高抵抗負荷膜上に容量膜及びプレ
ート電源を設置することにより、この高抵抗負荷膜に対
し所定容量のコンデンサが接続されたこととなる。従っ
て、ハイレベルにある高抵抗負荷と電界効果トランジス
タの接続点において、所定量の電荷を保持することがで
き、α線の飛び込みによって生じる電子の収集に対して
も、十分対応することができ、ソフトエラーの発生を防
止することができる。また、このコンデンサを高抵抗負
荷上に容量膜とプレート電極を積層して形成したため、
チップの面積を増加することがない。
ート電源を設置することにより、この高抵抗負荷膜に対
し所定容量のコンデンサが接続されたこととなる。従っ
て、ハイレベルにある高抵抗負荷と電界効果トランジス
タの接続点において、所定量の電荷を保持することがで
き、α線の飛び込みによって生じる電子の収集に対して
も、十分対応することができ、ソフトエラーの発生を防
止することができる。また、このコンデンサを高抵抗負
荷上に容量膜とプレート電極を積層して形成したため、
チップの面積を増加することがない。
【００１５】
【実施例】以下、本発明の実施例について、図面に基づ
いて説明する。図１は、実施例に係る半導体記憶装置の
構成を示す回路図であり、従来例において示したメモリ
セルと同様に、状態保持用の２つの電界効果トランジス
タＮ１，Ｎ２と書き込み読み出し制御用の２つの電界効
果トランジスタＮ３，Ｎ４及び２つの電流制限用の高抵
抗負荷Ｒ１，Ｒ２を有している。そして、本実施例にお
いては、高抵抗負荷Ｒ１と、電界効果トランジスタＮ
１，Ｎ３の接続点である節点Ａに他端が参照電源ＶR に
接続されるコンデンサＣ１が接続されている。また、高
抵抗負荷Ｒ２と、電界効果トランジスタＮ２，Ｎ４の接
続点である節点Ｂには、他端が参照電源ＶR に接続され
たコンデンサＣ２が接続されている。そして、参照電源
ＶR は、Ｖcc／２の電圧に設定されている。そこで、書
き込み読み出し制御用の電界効果トランジスタＮ３，Ｎ
４がオフされている状態において、節点ＡまたはＢは一
方がＶcc、他方が０の電位となっているため、コンデン
サＣ１，Ｃ２には電圧Ｖcc／２の電圧に対応した電荷が
蓄積される。
いて説明する。図１は、実施例に係る半導体記憶装置の
構成を示す回路図であり、従来例において示したメモリ
セルと同様に、状態保持用の２つの電界効果トランジス
タＮ１，Ｎ２と書き込み読み出し制御用の２つの電界効
果トランジスタＮ３，Ｎ４及び２つの電流制限用の高抵
抗負荷Ｒ１，Ｒ２を有している。そして、本実施例にお
いては、高抵抗負荷Ｒ１と、電界効果トランジスタＮ
１，Ｎ３の接続点である節点Ａに他端が参照電源ＶR に
接続されるコンデンサＣ１が接続されている。また、高
抵抗負荷Ｒ２と、電界効果トランジスタＮ２，Ｎ４の接
続点である節点Ｂには、他端が参照電源ＶR に接続され
たコンデンサＣ２が接続されている。そして、参照電源
ＶR は、Ｖcc／２の電圧に設定されている。そこで、書
き込み読み出し制御用の電界効果トランジスタＮ３，Ｎ
４がオフされている状態において、節点ＡまたはＢは一
方がＶcc、他方が０の電位となっているため、コンデン
サＣ１，Ｃ２には電圧Ｖcc／２の電圧に対応した電荷が
蓄積される。
【００１６】このため、ハイレベル状態にある節点Ａま
たはＢにα線の入射よって生じた電子が収集されたとし
ても、このコンデンサＣ１、Ｃ２によって保持されてい
る電荷により、ここの電位が大きく変化することはな
く、ソフトエラーの発生を有効に防止することができ
る。
たはＢにα線の入射よって生じた電子が収集されたとし
ても、このコンデンサＣ１、Ｃ２によって保持されてい
る電荷により、ここの電位が大きく変化することはな
く、ソフトエラーの発生を有効に防止することができ
る。
【００１７】次に、このコンデンサＣ１，Ｃ２の具体的
構成について、図２に基づいて説明する。シリコン基板
１、不純物領域２、共通コンタクト３、高抵抗負荷膜
４、フィールド酸化膜５、ゲート酸化膜６、ポリサイド
ゲート７、第１の層間膜８、ＧＮＤ配線９、第２の層間
膜１０については、図７に示した従来例と同様の構成で
ある。そして、本実施例においては、この高抵抗負荷膜
４の上に容量膜１１が形成されており、その上にはプレ
ート電極１２が形成されている。そして、この図におけ
る右端側の共通コンタクト３の部分においては、不純物
領域２、高抵抗負荷膜４、容量膜１１及びプレート電極
１２が直接積層される構成となっている。従って、不純
物領域２と高抵抗負荷膜４が直接接続される共通コンタ
クト３の部分には、容量膜１１とプレート電極１２が積
層され、ここにコンデンサが形成接続されることとな
る。このため、この構成において図１の回路が達成され
ることとなる。
構成について、図２に基づいて説明する。シリコン基板
１、不純物領域２、共通コンタクト３、高抵抗負荷膜
４、フィールド酸化膜５、ゲート酸化膜６、ポリサイド
ゲート７、第１の層間膜８、ＧＮＤ配線９、第２の層間
膜１０については、図７に示した従来例と同様の構成で
ある。そして、本実施例においては、この高抵抗負荷膜
４の上に容量膜１１が形成されており、その上にはプレ
ート電極１２が形成されている。そして、この図におけ
る右端側の共通コンタクト３の部分においては、不純物
領域２、高抵抗負荷膜４、容量膜１１及びプレート電極
１２が直接積層される構成となっている。従って、不純
物領域２と高抵抗負荷膜４が直接接続される共通コンタ
クト３の部分には、容量膜１１とプレート電極１２が積
層され、ここにコンデンサが形成接続されることとな
る。このため、この構成において図１の回路が達成され
ることとなる。
【００１８】ここで、高抵抗負荷膜４は、ポリシリコン
によって形成するのが好適であり、この場合には、容量
膜１１をシリコン酸化膜とシリコン窒化膜の複合膜（Ｓ
ｉＯ2 ／ＳｉＮ）で形成するのが好適である。また、容
量膜１１上に形成されるプレート電極１２は、リン
（Ｐ）をドープした多結晶シリコン膜が好適である。更
に、ＳｉＯ2 ／ＳｉＮからなる容量膜１１は、シリコン
酸化膜換算で膜厚約８ｎｍが好適であり、リンをドープ
したポリシリコンのプレート電極１２の膜厚は１００ｎ
ｍ程度が好適である。
によって形成するのが好適であり、この場合には、容量
膜１１をシリコン酸化膜とシリコン窒化膜の複合膜（Ｓ
ｉＯ2 ／ＳｉＮ）で形成するのが好適である。また、容
量膜１１上に形成されるプレート電極１２は、リン
（Ｐ）をドープした多結晶シリコン膜が好適である。更
に、ＳｉＯ2 ／ＳｉＮからなる容量膜１１は、シリコン
酸化膜換算で膜厚約８ｎｍが好適であり、リンをドープ
したポリシリコンのプレート電極１２の膜厚は１００ｎ
ｍ程度が好適である。
【００１９】これによって、共通コンタクト３に対し容
量膜１１を誘電体層としたコンデンサが接続されること
となり、ソフトエラーを防止することができる。また、
通常コンデンサを接続すると、オンオフ動作等が遅延さ
れることとなるが、本発明のような高抵抗負荷型ＳＲＡ
Ｍセルの場合には、その内容を変更する書き込み時にお
いては、ビット線より大きな電流が供給される。従っ
て、書き込み時における動作に対しこのコンデンサの付
加は問題を生じない。更に、読み出し時は、コンデンサ
によって保持された状態が読み出されるだけであり、そ
の動作に悪影響はない。
量膜１１を誘電体層としたコンデンサが接続されること
となり、ソフトエラーを防止することができる。また、
通常コンデンサを接続すると、オンオフ動作等が遅延さ
れることとなるが、本発明のような高抵抗負荷型ＳＲＡ
Ｍセルの場合には、その内容を変更する書き込み時にお
いては、ビット線より大きな電流が供給される。従っ
て、書き込み時における動作に対しこのコンデンサの付
加は問題を生じない。更に、読み出し時は、コンデンサ
によって保持された状態が読み出されるだけであり、そ
の動作に悪影響はない。
【００２０】第２実施例 この第２実施例において特徴的なことは、高抵抗負荷膜
４の共通コンタクト３近傍の膜厚を大きく拡大し、厚膜
の蓄積部４ａを形成したことにある。この様に蓄積部４
ａを形成すると、容量膜のこの蓄積部４ａの側壁に該当
する部分も、コンデンサの静電容量に寄与することとな
り、共通コンタクト３に接続するコンデンサの容量を大
きくすることができる。このため、面積の拡大を最小限
に抑え、十分な容量のコンデンサを形成することができ
る。従って、ソフトエラー発生の確率を十分低減するこ
とができる。
４の共通コンタクト３近傍の膜厚を大きく拡大し、厚膜
の蓄積部４ａを形成したことにある。この様に蓄積部４
ａを形成すると、容量膜のこの蓄積部４ａの側壁に該当
する部分も、コンデンサの静電容量に寄与することとな
り、共通コンタクト３に接続するコンデンサの容量を大
きくすることができる。このため、面積の拡大を最小限
に抑え、十分な容量のコンデンサを形成することができ
る。従って、ソフトエラー発生の確率を十分低減するこ
とができる。
【００２１】図４、図５には、第２実施例の蓄積部４ａ
の形成方法を示してあり、図４に示すように共通コンタ
クト３を形成した後、例えば膜厚４００ｎｍの多結晶シ
リコン（ポリシリコン）を形成し、リンをドープして多
結晶シリコンからなる層を形成する。そして、これに所
定のパターニングを行い所定位置に所定形状の蓄積部４
ａを形成する（図５）。そして、これに上述の第１実施
例と同様の手法により容量膜１１、プレート電極１２を
積層形成することにより、図３に示す第２実施例の半導
体記憶装置を製造することができる。
の形成方法を示してあり、図４に示すように共通コンタ
クト３を形成した後、例えば膜厚４００ｎｍの多結晶シ
リコン（ポリシリコン）を形成し、リンをドープして多
結晶シリコンからなる層を形成する。そして、これに所
定のパターニングを行い所定位置に所定形状の蓄積部４
ａを形成する（図５）。そして、これに上述の第１実施
例と同様の手法により容量膜１１、プレート電極１２を
積層形成することにより、図３に示す第２実施例の半導
体記憶装置を製造することができる。
【００２２】他の構成 ここで、上述の例においては、容量膜としてＳｉＯ2 ／
ＳｉＮの複合膜を利用したが、容量膜はこれに限定され
るものではなく、酸化タンタル（Ｔａ2 Ｏ5 ）の膜を利
用することもでき、この場合にはＳｉＮ膜上に酸化タン
タル膜を形成した復号膜とするのが良い。そして、酸化
タンタルの容量膜を利用した場合には、プレート電極と
してタングステン（Ｗ）が好適である。
ＳｉＮの複合膜を利用したが、容量膜はこれに限定され
るものではなく、酸化タンタル（Ｔａ2 Ｏ5 ）の膜を利
用することもでき、この場合にはＳｉＮ膜上に酸化タン
タル膜を形成した復号膜とするのが良い。そして、酸化
タンタルの容量膜を利用した場合には、プレート電極と
してタングステン（Ｗ）が好適である。
【００２３】
【発明の効果】以上説明したように、本発明に係る半導
体記憶装置によれば、高抵抗負荷型ＳＲＡＭセルにおい
て、共通コンタクト部分にコンデンサを接続したため、
α線の入射に起因するソウトエラーの発生を有効に防止
することができる。また、容量膜、プレート電極を積層
した構成によって、面積を上昇すること無くコンデンサ
を形成することができる。
体記憶装置によれば、高抵抗負荷型ＳＲＡＭセルにおい
て、共通コンタクト部分にコンデンサを接続したため、
α線の入射に起因するソウトエラーの発生を有効に防止
することができる。また、容量膜、プレート電極を積層
した構成によって、面積を上昇すること無くコンデンサ
を形成することができる。
【図１】実施例の構成を示す回路図。
【図２】実施例の構成を示す正面一部断面図。
【図３】第２実施例の構成を示す正面一部断面図。
【図４】第２実施例の製造工程を示す説明図。
【図５】第２実施例の製造工程を示す説明図。
【図６】従来の例の回路図。
【図７】従来例の正面一部断面図。
Ｎ１，Ｎ２，Ｎ３，Ｎ４ 電界効果トランジスタ Ｒ１，Ｒ２ 高抵抗負荷 Ｃ１，Ｃ２ コンデンサ １ シリコン基板 ２ 不純物領域 ３ 共通コンタクト ４ 高抵抗負荷膜 ４ａ 蓄積部 １１ 容量膜 １２ プレート電極
Claims (4)
- 【請求項１】電源アース間に直列接続された第１高抵抗
負荷および第１電界効果トランジスタと、同じく電源ア
ース間に直列接続された第２高抵抗負荷および第２電界
効果トランジスタと、第１高抵抗負荷と第１電界効果ト
ランジスタとの接続点を第２電界効果トランジスタのゲ
ートに接続し、第２高抵抗負荷と第２電界効果トランジ
スタとの接続点を第１の電界効果トランジスタのゲート
に接続してなるスタティックラムセルが半導体基板上に
形成された半導体記憶装置において、 上記第１高抵抗負荷と第１電界効果トランジスタの接続
点および第２高抵抗負荷と第２電界効果トランジスタと
のそれぞれの接続点に他端が接地電位から電源電圧まで
の間の電位を有する参照電源に接続されたコンデンサを
接続したことを特徴とする半導体記憶装置。 - 【請求項２】請求項１記載の装置において、 上記コンデンサは、 上記高抵抗負荷を構成する高抵抗負荷膜と、 この高抵抗負荷膜上に形成され誘電体で形成された容量
膜と、 この容量膜上に形成され電源とアースの中間の電位を有
する参照電源に接続されたプレート電極と、 を有することを特徴とする半導体記憶装置。 - 【請求項３】請求項２記載の装置において、 上記容量膜は、ＳｉＯ2 とＳｉＮの複合膜であることを
特徴とする半導体記憶装置。 - 【請求項４】請求項２記載の装置において、 上記高抵抗負荷層は、電界効果トランジスタとの接続点
付近の領域が他の領域に比べ厚くすることを特徴とする
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3252411A JPH0590540A (ja) | 1991-09-30 | 1991-09-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3252411A JPH0590540A (ja) | 1991-09-30 | 1991-09-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590540A true JPH0590540A (ja) | 1993-04-09 |
Family
ID=17236974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3252411A Pending JPH0590540A (ja) | 1991-09-30 | 1991-09-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590540A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5761113A (en) * | 1994-10-28 | 1998-06-02 | Nec Corporation | Soft error suppressing resistance load type SRAM cell |
| US5880497A (en) * | 1993-02-19 | 1999-03-09 | Hitachi, Ltd. | Semiconductor integrated circuit device having capacitance element and process of manufacturing the same |
| US6150228A (en) * | 1997-05-23 | 2000-11-21 | Nec Corporation | Method of manufacturing an SRAM with increased resistance length |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01144655A (ja) * | 1987-11-30 | 1989-06-06 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JPH02144964A (ja) * | 1988-11-28 | 1990-06-04 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JPH04116866A (ja) * | 1990-09-06 | 1992-04-17 | Sony Corp | 半導体メモリの製造方法 |
-
1991
- 1991-09-30 JP JP3252411A patent/JPH0590540A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01144655A (ja) * | 1987-11-30 | 1989-06-06 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
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| US5761113A (en) * | 1994-10-28 | 1998-06-02 | Nec Corporation | Soft error suppressing resistance load type SRAM cell |
| US6150228A (en) * | 1997-05-23 | 2000-11-21 | Nec Corporation | Method of manufacturing an SRAM with increased resistance length |
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