JPH0590587A - 絶縁ゲート型電界効果トランジスタ - Google Patents
絶縁ゲート型電界効果トランジスタInfo
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- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
- H10P32/30—Diffusion for doping of conductive or resistive layers
- H10P32/302—Doping polycrystalline silicon or amorphous silicon layers
Landscapes
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 絶縁ゲート型電界効果トランジスタにおい
て、ソース領域及びドレイン領域を不要とし、製造工程
の簡略化を図る。 【構成】 活性層を構成する真性の多結晶Ｓｉ薄膜２上
にソース電極Ｓ及びドレイン電極Ｄを形成する。ソース
電極Ｓとドレイン電極Ｄとの間の部分のゲート絶縁膜３
上に主ゲート電極ＧM を形成する。さらに、ソース電極
Ｓと主ゲート電極ＧM との間の部分及びドレイン電極Ｄ
と主ゲート電極ＧM との間の部分のゲート絶縁膜３上に
それぞれ副ゲート電極ＧS1、ＧS2を形成し、これらの副
ゲート電極ＧS1、ＧS2にゲート電圧を印加する。
て、ソース領域及びドレイン領域を不要とし、製造工程
の簡略化を図る。 【構成】 活性層を構成する真性の多結晶Ｓｉ薄膜２上
にソース電極Ｓ及びドレイン電極Ｄを形成する。ソース
電極Ｓとドレイン電極Ｄとの間の部分のゲート絶縁膜３
上に主ゲート電極ＧM を形成する。さらに、ソース電極
Ｓと主ゲート電極ＧM との間の部分及びドレイン電極Ｄ
と主ゲート電極ＧM との間の部分のゲート絶縁膜３上に
それぞれ副ゲート電極ＧS1、ＧS2を形成し、これらの副
ゲート電極ＧS1、ＧS2にゲート電圧を印加する。
Description
【０００１】
【産業上の利用分野】この発明は、絶縁ゲート型電界効
果トランジスタに関する。
果トランジスタに関する。
【０００２】
【従来の技術】バルク半導体を用いたＭＯＳトランジス
タや半導体薄膜を用いた薄膜トランジスタ（ＴＦＴ）の
ような絶縁ゲート型電界効果トランジスタにおいては、
不純物拡散層から成るソース領域及びドレイン領域を形
成する必要がある。
タや半導体薄膜を用いた薄膜トランジスタ（ＴＦＴ）の
ような絶縁ゲート型電界効果トランジスタにおいては、
不純物拡散層から成るソース領域及びドレイン領域を形
成する必要がある。
【０００３】
【発明が解決しようとする課題】このため、従来は、絶
縁ゲート型電界効果トランジスタの製造においては、ソ
ース領域及びドレイン領域を形成するための不純物ドー
ピング工程が必須であった。特に、ＣＭＯＳトランジス
タの場合には、ｎチャネルＭＯＳトランジスタのソース
領域及びドレイン領域を形成するためのｎ型不純物のド
ーピング工程とｐチャネルＭＯＳトランジスタのソース
領域及びドレイン領域を形成するためのｐ型不純物のド
ーピング工程とが必要であるため、製造工程が複雑であ
った。
縁ゲート型電界効果トランジスタの製造においては、ソ
ース領域及びドレイン領域を形成するための不純物ドー
ピング工程が必須であった。特に、ＣＭＯＳトランジス
タの場合には、ｎチャネルＭＯＳトランジスタのソース
領域及びドレイン領域を形成するためのｎ型不純物のド
ーピング工程とｐチャネルＭＯＳトランジスタのソース
領域及びドレイン領域を形成するためのｐ型不純物のド
ーピング工程とが必要であるため、製造工程が複雑であ
った。
【０００４】従って、この発明の目的は、ソース領域及
びドレイン領域が不要であり、このため製造が簡単な絶
縁ゲート型電界効果トランジスタを提供することにあ
る。
びドレイン領域が不要であり、このため製造が簡単な絶
縁ゲート型電界効果トランジスタを提供することにあ
る。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、この発明による絶縁ゲート型電界効果トランジスタ
は、真性または低不純物濃度の半導体から成る活性層
（２）と、活性層（２）上に設けられたソース電極
（Ｓ）及びドレイン電極（Ｄ）と、ソース電極（Ｓ）と
ドレイン電極（Ｄ）との間にゲート絶縁膜（３）を介し
て活性層（２）と対向して設けられた主ゲート電極（Ｇ
M ）と、少なくともドレイン電極（Ｄ）と主ゲート電極
（ＧM ）との間にゲート絶縁膜（３）を介して活性層
（２）と対向して設けられた副ゲート電極（ＧS2）とを
具備する。この発明において、主ゲート電極（ＧM）と
ソース電極（Ｓ）とを互いに重なるか、またはそれらの
端部が互いにほぼ一致するように形成する場合には、ソ
ース電極（Ｓ）と主ゲート電極（ＧM ）との間にゲート
絶縁膜（３）を介して活性層（２）と対向して副ゲート
電極（ＧS2）を設ける必要はなく、そうでない場合には
ソース電極（Ｓ）と主ゲート電極（ＧM ）との間にもゲ
ート絶縁膜（３）を介して活性層（２）と対向して副ゲ
ート電極（ＧS2）が設けられる。
に、この発明による絶縁ゲート型電界効果トランジスタ
は、真性または低不純物濃度の半導体から成る活性層
（２）と、活性層（２）上に設けられたソース電極
（Ｓ）及びドレイン電極（Ｄ）と、ソース電極（Ｓ）と
ドレイン電極（Ｄ）との間にゲート絶縁膜（３）を介し
て活性層（２）と対向して設けられた主ゲート電極（Ｇ
M ）と、少なくともドレイン電極（Ｄ）と主ゲート電極
（ＧM ）との間にゲート絶縁膜（３）を介して活性層
（２）と対向して設けられた副ゲート電極（ＧS2）とを
具備する。この発明において、主ゲート電極（ＧM）と
ソース電極（Ｓ）とを互いに重なるか、またはそれらの
端部が互いにほぼ一致するように形成する場合には、ソ
ース電極（Ｓ）と主ゲート電極（ＧM ）との間にゲート
絶縁膜（３）を介して活性層（２）と対向して副ゲート
電極（ＧS2）を設ける必要はなく、そうでない場合には
ソース電極（Ｓ）と主ゲート電極（ＧM ）との間にもゲ
ート絶縁膜（３）を介して活性層（２）と対向して副ゲ
ート電極（ＧS2）が設けられる。
【０００６】
【作用】上述のように構成されたこの発明による絶縁ゲ
ート型電界効果トランジスタによれば、副ゲート電極
（ＧS2）にしきい値電圧以上のゲート電圧を印加するこ
とによってドレイン電極（Ｄ）と主ゲート電極（ＧM ）
との間の部分におけるゲート絶縁膜（３）との界面近傍
の活性層（２）のバンドベンディングを起こさせ、これ
によってこの部分のゲート絶縁膜（３）との界面近傍の
活性層（２）に、副ゲート電極（ＧS2）に印加されるゲ
ート電圧の極性に応じてｎ型またはｐ型の反転層、すな
わちチャネルを形成することができる。一方、副ゲート
電極（ＧS2）にしきい値電圧以下のゲート電圧を印加し
た場合には、ゲート絶縁膜（３）との界面近傍の活性層
（２）に反転層は形成されず、従ってドレイン電極
（Ｄ）と主ゲート電極（ＧM ）との間にオフセット領域
が形成される。
ート型電界効果トランジスタによれば、副ゲート電極
（ＧS2）にしきい値電圧以上のゲート電圧を印加するこ
とによってドレイン電極（Ｄ）と主ゲート電極（ＧM ）
との間の部分におけるゲート絶縁膜（３）との界面近傍
の活性層（２）のバンドベンディングを起こさせ、これ
によってこの部分のゲート絶縁膜（３）との界面近傍の
活性層（２）に、副ゲート電極（ＧS2）に印加されるゲ
ート電圧の極性に応じてｎ型またはｐ型の反転層、すな
わちチャネルを形成することができる。一方、副ゲート
電極（ＧS2）にしきい値電圧以下のゲート電圧を印加し
た場合には、ゲート絶縁膜（３）との界面近傍の活性層
（２）に反転層は形成されず、従ってドレイン電極
（Ｄ）と主ゲート電極（ＧM ）との間にオフセット領域
が形成される。
【０００７】以上により、ソース領域及びドレイン領域
を形成しないでも、トランジスタ動作を行わせることが
できる。そして、ソース領域及びドレイン領域が不要で
あることにより、それらの形成のための不純物ドーピン
グ工程が不要となり、従ってトランジスタの製造が簡単
となる。
を形成しないでも、トランジスタ動作を行わせることが
できる。そして、ソース領域及びドレイン領域が不要で
あることにより、それらの形成のための不純物ドーピン
グ工程が不要となり、従ってトランジスタの製造が簡単
となる。
【０００８】
【実施例】以下、この発明の実施例について図面を参照
しながら説明する。図１はこの発明の第１実施例による
多結晶Ｓｉ ＴＦＴを示す。
しながら説明する。図１はこの発明の第１実施例による
多結晶Ｓｉ ＴＦＴを示す。
【０００９】図１に示すように、この第１実施例による
多結晶Ｓｉ ＴＦＴにおいては、例えばガラス基板１上
に活性層を構成する真性の多結晶Ｓｉ薄膜２が形成され
ている。この多結晶Ｓｉ薄膜２の膜厚は例えば２０ｎｍ
である。この多結晶Ｓｉ薄膜２の両端部の上には、ソー
ス電極Ｓ及びドレイン電極Ｄが形成されている。この場
合、多結晶Ｓｉ薄膜２中には、ソース領域及びドレイン
領域は形成されていない。これらのソース電極Ｓ及びド
レイン電極Ｄは、例えば膜厚が５０ｎｍのアルミニウム
（Ａｌ）膜のような導電材料により形成される。
多結晶Ｓｉ ＴＦＴにおいては、例えばガラス基板１上
に活性層を構成する真性の多結晶Ｓｉ薄膜２が形成され
ている。この多結晶Ｓｉ薄膜２の膜厚は例えば２０ｎｍ
である。この多結晶Ｓｉ薄膜２の両端部の上には、ソー
ス電極Ｓ及びドレイン電極Ｄが形成されている。この場
合、多結晶Ｓｉ薄膜２中には、ソース領域及びドレイン
領域は形成されていない。これらのソース電極Ｓ及びド
レイン電極Ｄは、例えば膜厚が５０ｎｍのアルミニウム
（Ａｌ）膜のような導電材料により形成される。
【００１０】ソース電極Ｓとドレイン電極Ｄとの間に
は、主ゲート電極ＧMがゲート絶縁膜３を介して多結晶
Ｓｉ薄膜２と対向して形成されている。この主ゲート電
極ＧM は、例えば膜厚が５０ｎｍのＡｌ膜のような導電
材料により形成される。さらにまた、ソース電極Ｓと主
ゲート電極ＧM との間及びドレイン電極Ｄと主ゲート電
極ＧM との間にそれぞれ副ゲート電極ＧS1、ＧS2がゲー
ト絶縁膜３を介して多結晶Ｓｉ薄膜２と対向して形成さ
れている。これらの副ゲート電極ＧS1、ＧS2は、例えば
膜厚が５０ｎｍのＡｌ膜のような導電材料により形成さ
れる。また、ゲート絶縁膜３は、例えば二酸化シリコン
（ＳｉＯ2 ）膜や、窒化シリコン（Ｓｉ3 Ｎ4 ）膜によ
り形成される。
は、主ゲート電極ＧMがゲート絶縁膜３を介して多結晶
Ｓｉ薄膜２と対向して形成されている。この主ゲート電
極ＧM は、例えば膜厚が５０ｎｍのＡｌ膜のような導電
材料により形成される。さらにまた、ソース電極Ｓと主
ゲート電極ＧM との間及びドレイン電極Ｄと主ゲート電
極ＧM との間にそれぞれ副ゲート電極ＧS1、ＧS2がゲー
ト絶縁膜３を介して多結晶Ｓｉ薄膜２と対向して形成さ
れている。これらの副ゲート電極ＧS1、ＧS2は、例えば
膜厚が５０ｎｍのＡｌ膜のような導電材料により形成さ
れる。また、ゲート絶縁膜３は、例えば二酸化シリコン
（ＳｉＯ2 ）膜や、窒化シリコン（Ｓｉ3 Ｎ4 ）膜によ
り形成される。
【００１１】この場合、副ゲート電極ＧS1、ＧS2と多結
晶Ｓｉ薄膜２との間の部分のゲート絶縁膜３の膜厚は、
主ゲート電極ＧM と多結晶Ｓｉ薄膜２との間の部分のゲ
ート絶縁膜３の膜厚よりも小さくなっている。具体的に
は、副ゲート電極ＧS1、ＧS2と多結晶Ｓｉ薄膜２との間
の部分のゲート絶縁膜３の膜厚は例えば１２０ｎｍであ
り、主ゲート電極ＧM と多結晶Ｓｉ薄膜２との間の部分
のゲート絶縁膜３の膜厚は例えば２４０ｎｍである。次
に、上述のように構成されたこの第１実施例による多結
晶Ｓｉ ＴＦＴの製造方法の一例について説明する。
晶Ｓｉ薄膜２との間の部分のゲート絶縁膜３の膜厚は、
主ゲート電極ＧM と多結晶Ｓｉ薄膜２との間の部分のゲ
ート絶縁膜３の膜厚よりも小さくなっている。具体的に
は、副ゲート電極ＧS1、ＧS2と多結晶Ｓｉ薄膜２との間
の部分のゲート絶縁膜３の膜厚は例えば１２０ｎｍであ
り、主ゲート電極ＧM と多結晶Ｓｉ薄膜２との間の部分
のゲート絶縁膜３の膜厚は例えば２４０ｎｍである。次
に、上述のように構成されたこの第１実施例による多結
晶Ｓｉ ＴＦＴの製造方法の一例について説明する。
【００１２】すなわち、図２Ａに示すように、まず、ガ
ラス基板１上に多結晶Ｓｉ薄膜２を形成する。具体的に
は、この多結晶Ｓｉ薄膜２は、例えばプラズマＣＶＤ法
により例えば膜厚が２０ｎｍのアモルファス（非晶質）
Ｓｉ薄膜を形成した後、このアモルファスＳｉ薄膜に例
えば紫外から青色の波長域のレーザ光を照射して溶融
し、その後固化して結晶化することによって形成する。
ここで、このレーザ光としては、例えば、ＸｅＣｌエキ
シマレーザによるパルスレーザ光（波長３０８ｎｍ）を
始めとする各種のエキシマレーザによるパルスレーザ光
を用いることができる。
ラス基板１上に多結晶Ｓｉ薄膜２を形成する。具体的に
は、この多結晶Ｓｉ薄膜２は、例えばプラズマＣＶＤ法
により例えば膜厚が２０ｎｍのアモルファス（非晶質）
Ｓｉ薄膜を形成した後、このアモルファスＳｉ薄膜に例
えば紫外から青色の波長域のレーザ光を照射して溶融
し、その後固化して結晶化することによって形成する。
ここで、このレーザ光としては、例えば、ＸｅＣｌエキ
シマレーザによるパルスレーザ光（波長３０８ｎｍ）を
始めとする各種のエキシマレーザによるパルスレーザ光
を用いることができる。
【００１３】次に、図２Ｂに示すように、この多結晶Ｓ
ｉ薄膜２をエッチングにより活性層の形状にパターニン
グする。次に、このパターニングにより島状化された多
結晶Ｓｉ薄膜２に、必要に応じてしきい値電圧調整用の
チャネルドーピングを行う。次に、例えばスパッタ法に
より全面に例えば膜厚が５０ｎｍのＡｌ膜を形成した
後、このＡｌ膜をエッチングによりパターニングしてソ
ース電極Ｓ及びドレイン電極Ｄを形成する。次に、図２
Ｃに示すように、例えばプラズマＣＶＤ法により全面に
例えば膜厚が１２０ｎｍのＳｉＯ2 膜のようなゲート絶
縁膜３を形成する。次に、例えばスパッタ法により全面
に例えば膜厚が５０ｎｍのＡｌ膜を形成した後、このＡ
ｌ膜をエッチングによりパターニングして副ゲート電極
ＧS1、ＧS2を形成する。
ｉ薄膜２をエッチングにより活性層の形状にパターニン
グする。次に、このパターニングにより島状化された多
結晶Ｓｉ薄膜２に、必要に応じてしきい値電圧調整用の
チャネルドーピングを行う。次に、例えばスパッタ法に
より全面に例えば膜厚が５０ｎｍのＡｌ膜を形成した
後、このＡｌ膜をエッチングによりパターニングしてソ
ース電極Ｓ及びドレイン電極Ｄを形成する。次に、図２
Ｃに示すように、例えばプラズマＣＶＤ法により全面に
例えば膜厚が１２０ｎｍのＳｉＯ2 膜のようなゲート絶
縁膜３を形成する。次に、例えばスパッタ法により全面
に例えば膜厚が５０ｎｍのＡｌ膜を形成した後、このＡ
ｌ膜をエッチングによりパターニングして副ゲート電極
ＧS1、ＧS2を形成する。
【００１４】次に、例えばプラズマＣＶＤ法により全面
に再び例えば膜厚が１２０ｎｍのＳｉＯ2 膜のようなゲ
ート絶縁膜３を形成する。次に、例えばスパッタ法によ
り全面に例えば膜厚が５０ｎｍのＡｌ膜を形成した後、
このＡｌ膜をエッチングによりパターニングして主ゲー
ト電極ＧM を形成する。以上により、図１に示す目的と
する多結晶Ｓｉ ＴＦＴが完成される。
に再び例えば膜厚が１２０ｎｍのＳｉＯ2 膜のようなゲ
ート絶縁膜３を形成する。次に、例えばスパッタ法によ
り全面に例えば膜厚が５０ｎｍのＡｌ膜を形成した後、
このＡｌ膜をエッチングによりパターニングして主ゲー
ト電極ＧM を形成する。以上により、図１に示す目的と
する多結晶Ｓｉ ＴＦＴが完成される。
【００１５】図３は、この第１実施例による多結晶Ｓｉ
ＴＦＴにおいて、ドレイン電圧を５Ｖとして主ゲート
電極ＧM に印加するゲート電圧ＶGMを−１０Ｖから＋１
０Ｖまで変えた時のドレイン電流−ゲート電圧特性を副
ゲート電極ＧS1、ＧS2に印加するゲート電圧ＶGSを変え
て測定した結果を示す。図３に示すように、副ゲート電
極ＧS1、ＧS2に印加するゲート電圧ＶGSが０Ｖの場合に
は、主ゲート電極ＧM に正のゲート電圧ＶGMが印加され
ても、ドレイン電流はほとんど流れないことがわかる。
これは、副ゲート電極ＧS1、ＧS2の部分のゲート絶縁膜
３との界面近傍の多結晶Ｓｉ薄膜２には反転層、すなわ
ちチャネルが形成されず、主ゲート電極ＧM とソース電
極Ｓ及びドレイン電極Ｄとの間にオフセット領域が形成
されるためである。
ＴＦＴにおいて、ドレイン電圧を５Ｖとして主ゲート
電極ＧM に印加するゲート電圧ＶGMを−１０Ｖから＋１
０Ｖまで変えた時のドレイン電流−ゲート電圧特性を副
ゲート電極ＧS1、ＧS2に印加するゲート電圧ＶGSを変え
て測定した結果を示す。図３に示すように、副ゲート電
極ＧS1、ＧS2に印加するゲート電圧ＶGSが０Ｖの場合に
は、主ゲート電極ＧM に正のゲート電圧ＶGMが印加され
ても、ドレイン電流はほとんど流れないことがわかる。
これは、副ゲート電極ＧS1、ＧS2の部分のゲート絶縁膜
３との界面近傍の多結晶Ｓｉ薄膜２には反転層、すなわ
ちチャネルが形成されず、主ゲート電極ＧM とソース電
極Ｓ及びドレイン電極Ｄとの間にオフセット領域が形成
されるためである。
【００１６】これに対して、副ゲート電極ＧS1、ＧS2に
印加するゲート電圧ＶGSが＋４０Ｖの場合には、主ゲー
ト電極ＧMに印加するゲート電圧ＶGMが約−５Ｖまでは
ドレイン電流はほとんど流れないが、ゲート電圧ＶGMが
約−５Ｖよりも大きくなるとドレイン電流は急激に増加
し、＋５Ｖ以上のゲート電圧ＶGMに対してはドレイン電
流は２×１０-4Ａ以上となる。このことから、副ゲート
電極ＧS1、ＧS2に＋４０Ｖのゲート電圧ＶGSを印加した
場合には、この多結晶Ｓｉ ＴＦＴはｎチャネルＭＯＳ
トランジスタと同様に動作し、この場合にはディプリー
ションモードであることがわかる。
印加するゲート電圧ＶGSが＋４０Ｖの場合には、主ゲー
ト電極ＧMに印加するゲート電圧ＶGMが約−５Ｖまでは
ドレイン電流はほとんど流れないが、ゲート電圧ＶGMが
約−５Ｖよりも大きくなるとドレイン電流は急激に増加
し、＋５Ｖ以上のゲート電圧ＶGMに対してはドレイン電
流は２×１０-4Ａ以上となる。このことから、副ゲート
電極ＧS1、ＧS2に＋４０Ｖのゲート電圧ＶGSを印加した
場合には、この多結晶Ｓｉ ＴＦＴはｎチャネルＭＯＳ
トランジスタと同様に動作し、この場合にはディプリー
ションモードであることがわかる。
【００１７】さらに、主ゲート電極ＧM に印加するゲー
ト電圧ＶGMが負の時には副ゲート電極ＧS1、ＧS2に印加
するゲート電圧ＶGSを０Ｖとし、主ゲート電極ＧM に印
加するゲート電圧ＶGMが正の時には副ゲート電極ＧS1、
ＧS2に印加するゲート電圧ＶGSを＋４０Ｖとした場合に
は、主ゲート電極ＧM に印加するゲート電圧ＶGMが負の
時にはドレイン電流はほとんど流れないが、主ゲート電
極ＧM に印加するゲート電圧ＶGMが０Ｖ以上になるとド
レイン電流が急激に流れる。従って、この場合には、エ
ンハンスメントモードであり、しかも極めて良好なスイ
ッチング特性を示すことがわかる。
ト電圧ＶGMが負の時には副ゲート電極ＧS1、ＧS2に印加
するゲート電圧ＶGSを０Ｖとし、主ゲート電極ＧM に印
加するゲート電圧ＶGMが正の時には副ゲート電極ＧS1、
ＧS2に印加するゲート電圧ＶGSを＋４０Ｖとした場合に
は、主ゲート電極ＧM に印加するゲート電圧ＶGMが負の
時にはドレイン電流はほとんど流れないが、主ゲート電
極ＧM に印加するゲート電圧ＶGMが０Ｖ以上になるとド
レイン電流が急激に流れる。従って、この場合には、エ
ンハンスメントモードであり、しかも極めて良好なスイ
ッチング特性を示すことがわかる。
【００１８】図４は、この第１実施例による多結晶Ｓｉ
ＴＦＴにおいて、副ゲート電極ＧS1、ＧS2に印加する
ゲート電圧ＶGSを＋４０Ｖとした時のドレイン電流−ド
レイン電圧特性を主ゲート電極ＧMに印加するゲート電
圧ＶGMを変えて測定した結果を示す。図４からわかるよ
うに、ドレイン電圧の増大に伴うドレイン電流の立ち上
がりは急峻であり、このことはソース電極Ｓと副ゲート
電極ＧS1との間及びドレイン電極Ｄと副ゲート電極ＧS2
との間のオーミック特性が良好であることを示してい
る。
ＴＦＴにおいて、副ゲート電極ＧS1、ＧS2に印加する
ゲート電圧ＶGSを＋４０Ｖとした時のドレイン電流−ド
レイン電圧特性を主ゲート電極ＧMに印加するゲート電
圧ＶGMを変えて測定した結果を示す。図４からわかるよ
うに、ドレイン電圧の増大に伴うドレイン電流の立ち上
がりは急峻であり、このことはソース電極Ｓと副ゲート
電極ＧS1との間及びドレイン電極Ｄと副ゲート電極ＧS2
との間のオーミック特性が良好であることを示してい
る。
【００１９】図５は副ゲート電極ＧS1、ＧS2に−４０Ｖ
のゲート電圧ＶGSを印加した時のドレイン電流−ゲート
電圧特性を示す。図５から、副ゲート電極ＧS1、ＧS2に
−４０Ｖのゲート電圧ＶGSを印加した時にはｐチャネル
ＭＯＳトランジスタと同様な特性を示すことがわかる。
これは、副ゲート電極ＧS1、ＧS2に−４０Ｖのゲート電
圧ＶGSを印加することによって、これらの副ゲート電極
ＧS1、ＧS2の部分におけるゲート絶縁膜３との界面近傍
の多結晶Ｓｉ薄膜２にホール（正孔）が誘起されてｐ型
の反転層、すなわちチャネルが形成されるためである。
のゲート電圧ＶGSを印加した時のドレイン電流−ゲート
電圧特性を示す。図５から、副ゲート電極ＧS1、ＧS2に
−４０Ｖのゲート電圧ＶGSを印加した時にはｐチャネル
ＭＯＳトランジスタと同様な特性を示すことがわかる。
これは、副ゲート電極ＧS1、ＧS2に−４０Ｖのゲート電
圧ＶGSを印加することによって、これらの副ゲート電極
ＧS1、ＧS2の部分におけるゲート絶縁膜３との界面近傍
の多結晶Ｓｉ薄膜２にホール（正孔）が誘起されてｐ型
の反転層、すなわちチャネルが形成されるためである。
【００２０】以上のように、この第１実施例による多結
晶Ｓｉ ＴＦＴによれば、主ゲート電極ＧM とソース電
極Ｓ及びドレイン電極Ｄとの間に副ゲート電極ＧS1、Ｇ
S2を設け、これらの副ゲート電極ＧS1、ＧS2に所要のゲ
ート電圧ＶGSを印加することによって、ソース領域及び
ドレイン領域を形成することなく、ｎチャネル多結晶Ｓ
ｉ ＴＦＴまたはｐチャネルｎチャネル多結晶Ｓｉ Ｔ
ＦＴとして使用することができ、しかもゲート電圧ＶGS
の印加の仕方によってディプリーションモードまたはエ
ンハンスメントモードとすることができる。そして、ソ
ース領域及びドレイン領域が不要であることにより、こ
れらのソース領域及びドレイン領域の形成のための不純
物ドーピング工程が不要となり、従ってこの多結晶Ｓｉ
ＴＦＴの製造は簡単である。
晶Ｓｉ ＴＦＴによれば、主ゲート電極ＧM とソース電
極Ｓ及びドレイン電極Ｄとの間に副ゲート電極ＧS1、Ｇ
S2を設け、これらの副ゲート電極ＧS1、ＧS2に所要のゲ
ート電圧ＶGSを印加することによって、ソース領域及び
ドレイン領域を形成することなく、ｎチャネル多結晶Ｓ
ｉ ＴＦＴまたはｐチャネルｎチャネル多結晶Ｓｉ Ｔ
ＦＴとして使用することができ、しかもゲート電圧ＶGS
の印加の仕方によってディプリーションモードまたはエ
ンハンスメントモードとすることができる。そして、ソ
ース領域及びドレイン領域が不要であることにより、こ
れらのソース領域及びドレイン領域の形成のための不純
物ドーピング工程が不要となり、従ってこの多結晶Ｓｉ
ＴＦＴの製造は簡単である。
【００２１】また、一般に多結晶Ｓｉ ＴＦＴは、多結
晶Ｓｉ薄膜中の結晶粒界の欠陥でのキャリアの再結合に
起因するリーク電流が多いという問題があるが、この第
１実施例による多結晶Ｓｉ ＴＦＴでは、ｎチャネル多
結晶Ｓｉ ＴＦＴの場合には副ゲート電極ＧS1、ＧS2に
しきい値電圧以下のゲート電圧ＶGSを印加し、ｐチャネ
ル多結晶Ｓｉ ＴＦＴの場合には副ゲート電極ＧS1、Ｇ
S2にしきい値電圧以上のゲート電圧ＶGSを印加すること
によって、主ゲート電極ＧM とソース電極Ｓとの間及び
主ゲート電極ＧM とドレイン電極Ｄとの間にそれぞれオ
フセット領域を形成することができるため、ソース電極
Ｓ及びドレイン電極Ｄの間のリーク電流の大幅な低減を
図ることができる。
晶Ｓｉ薄膜中の結晶粒界の欠陥でのキャリアの再結合に
起因するリーク電流が多いという問題があるが、この第
１実施例による多結晶Ｓｉ ＴＦＴでは、ｎチャネル多
結晶Ｓｉ ＴＦＴの場合には副ゲート電極ＧS1、ＧS2に
しきい値電圧以下のゲート電圧ＶGSを印加し、ｐチャネ
ル多結晶Ｓｉ ＴＦＴの場合には副ゲート電極ＧS1、Ｇ
S2にしきい値電圧以上のゲート電圧ＶGSを印加すること
によって、主ゲート電極ＧM とソース電極Ｓとの間及び
主ゲート電極ＧM とドレイン電極Ｄとの間にそれぞれオ
フセット領域を形成することができるため、ソース電極
Ｓ及びドレイン電極Ｄの間のリーク電流の大幅な低減を
図ることができる。
【００２２】なお、主ゲート電極ＧM に印加するゲート
電圧ＶGMと副ゲート電極ＧS1、ＧS2に印加するゲート電
圧ＶGSとを互いに逆極性とすれば、主ゲート電極ＧM の
部分のゲート絶縁膜３との界面近傍の多結晶Ｓｉ薄膜２
に形成される反転層と副ゲート電極ＧS1、ＧS2の部分の
ゲート絶縁膜３との界面近傍の多結晶Ｓｉ薄膜２に形成
される反転層とは互いに逆導電型となり、従ってこれら
の反転層間にｐｎ接合が形成されるので、これによって
ソース電極Ｓ及びドレイン電極Ｄの間のリーク電流の低
減を図ることもできる。
電圧ＶGMと副ゲート電極ＧS1、ＧS2に印加するゲート電
圧ＶGSとを互いに逆極性とすれば、主ゲート電極ＧM の
部分のゲート絶縁膜３との界面近傍の多結晶Ｓｉ薄膜２
に形成される反転層と副ゲート電極ＧS1、ＧS2の部分の
ゲート絶縁膜３との界面近傍の多結晶Ｓｉ薄膜２に形成
される反転層とは互いに逆導電型となり、従ってこれら
の反転層間にｐｎ接合が形成されるので、これによって
ソース電極Ｓ及びドレイン電極Ｄの間のリーク電流の低
減を図ることもできる。
【００２３】図６はこの発明の第２実施例によるＣＭＯ
Ｓトランジスタを示す。図６に示すように、この第２実
施例によるＣＭＯＳトランジスタは、主ゲート電極
ＧM 、副ゲート電極ＧS1、ＧS2、ソース電極Ｓ及びドレ
イン電極Ｄを有する多結晶Ｓｉ ＴＦＴと、主ゲート電
極ＧM ´、副ゲート電極ＧS1´、ＧS2´、ソース電極Ｓ
´及びドレイン電極Ｄ´を有する多結晶Ｓｉ ＴＦＴと
により構成されている。これらの二つの多結晶Ｓｉ Ｔ
ＦＴは、いずれも第１実施例の多結晶Ｓｉ ＴＦＴと同
様な構成を有する。
Ｓトランジスタを示す。図６に示すように、この第２実
施例によるＣＭＯＳトランジスタは、主ゲート電極
ＧM 、副ゲート電極ＧS1、ＧS2、ソース電極Ｓ及びドレ
イン電極Ｄを有する多結晶Ｓｉ ＴＦＴと、主ゲート電
極ＧM ´、副ゲート電極ＧS1´、ＧS2´、ソース電極Ｓ
´及びドレイン電極Ｄ´を有する多結晶Ｓｉ ＴＦＴと
により構成されている。これらの二つの多結晶Ｓｉ Ｔ
ＦＴは、いずれも第１実施例の多結晶Ｓｉ ＴＦＴと同
様な構成を有する。
【００２４】この場合、主ゲート電極ＧM 、副ゲート電
極ＧS1、ＧS2、ソース電極Ｓ及びドレイン電極Ｄを有す
る多結晶Ｓｉ ＴＦＴはｎチャネル多結晶Ｓｉ ＴＦＴ
として使用され、主ゲート電極ＧM´、副ゲート電極Ｇ
S1´、ＧS2´、ソース電極Ｓ´及びドレイン電極Ｄ´を
有する多結晶Ｓｉ ＴＦＴはｐチャネル多結晶ＳｉＴＦ
Ｔとして使用される。そのために、ｎチャネル多結晶Ｓ
ｉ ＴＦＴの副ゲート電極ＧS1、ＧS2には、オン時には
活性層を構成する多結晶Ｓｉ薄膜２の表面にｎ型反転層
が形成され、オフ時にはこのｎ型反転層が形成されない
ようにゲート電圧ＶGSが印加される。同様に、ｐチャネ
ル多結晶Ｓｉ ＴＦＴの副ゲート電極ＧS1´、ＧS2´に
は、オン時には活性層を構成する多結晶Ｓｉ薄膜２の表
面にｐ型反転層が形成され、オフ時にはこのｐ型反転層
が形成されないようにゲート電圧ＶGSが印加される。
極ＧS1、ＧS2、ソース電極Ｓ及びドレイン電極Ｄを有す
る多結晶Ｓｉ ＴＦＴはｎチャネル多結晶Ｓｉ ＴＦＴ
として使用され、主ゲート電極ＧM´、副ゲート電極Ｇ
S1´、ＧS2´、ソース電極Ｓ´及びドレイン電極Ｄ´を
有する多結晶Ｓｉ ＴＦＴはｐチャネル多結晶ＳｉＴＦ
Ｔとして使用される。そのために、ｎチャネル多結晶Ｓ
ｉ ＴＦＴの副ゲート電極ＧS1、ＧS2には、オン時には
活性層を構成する多結晶Ｓｉ薄膜２の表面にｎ型反転層
が形成され、オフ時にはこのｎ型反転層が形成されない
ようにゲート電圧ＶGSが印加される。同様に、ｐチャネ
ル多結晶Ｓｉ ＴＦＴの副ゲート電極ＧS1´、ＧS2´に
は、オン時には活性層を構成する多結晶Ｓｉ薄膜２の表
面にｐ型反転層が形成され、オフ時にはこのｐ型反転層
が形成されないようにゲート電圧ＶGSが印加される。
【００２５】このＣＭＯＳトランジスタにおいては、ｎ
チャネル多結晶Ｓｉ ＴＦＴのソース電極Ｓは接地さ
れ、ｐチャネル多結晶Ｓｉ ＴＦＴのソース電極Ｓ´に
は電源電圧ＶDDが印加される。そして、互いに電気的に
接続されるｎチャネル多結晶Ｓｉ ＴＦＴの主ゲート電
極ＧM とｐチャネル多結晶Ｓｉ ＴＦＴの主ゲート電極
ＧM ´とに印加されるゲート電圧ＶGMに応じて、互いに
電気的に接続されるｎチャネル多結晶Ｓｉ ＴＦＴのド
レイン電極Ｄとｐチャネル多結晶Ｓｉ ＴＦＴのドレイ
ン電極Ｄ´とから出力電圧ＶOUT が得られる。
チャネル多結晶Ｓｉ ＴＦＴのソース電極Ｓは接地さ
れ、ｐチャネル多結晶Ｓｉ ＴＦＴのソース電極Ｓ´に
は電源電圧ＶDDが印加される。そして、互いに電気的に
接続されるｎチャネル多結晶Ｓｉ ＴＦＴの主ゲート電
極ＧM とｐチャネル多結晶Ｓｉ ＴＦＴの主ゲート電極
ＧM ´とに印加されるゲート電圧ＶGMに応じて、互いに
電気的に接続されるｎチャネル多結晶Ｓｉ ＴＦＴのド
レイン電極Ｄとｐチャネル多結晶Ｓｉ ＴＦＴのドレイ
ン電極Ｄ´とから出力電圧ＶOUT が得られる。
【００２６】この第２実施例によれば、ｎチャネル多結
晶Ｓｉ ＴＦＴもｐチャネル多結晶Ｓｉ ＴＦＴもソー
ス領域及びドレイン領域が不要であるので、ｎチャネル
多結晶Ｓｉ ＴＦＴのソース領域及びドレイン領域を形
成するためのｎ型不純物のドーピング工程もｐチャネル
多結晶Ｓｉ ＴＦＴのソース領域及びドレイン領域を形
成するためのｐ型不純物のドーピング工程も不要とな
り、従ってＣＭＯＳトランジスタの製造工程の簡略化を
図ることができる。
晶Ｓｉ ＴＦＴもｐチャネル多結晶Ｓｉ ＴＦＴもソー
ス領域及びドレイン領域が不要であるので、ｎチャネル
多結晶Ｓｉ ＴＦＴのソース領域及びドレイン領域を形
成するためのｎ型不純物のドーピング工程もｐチャネル
多結晶Ｓｉ ＴＦＴのソース領域及びドレイン領域を形
成するためのｐ型不純物のドーピング工程も不要とな
り、従ってＣＭＯＳトランジスタの製造工程の簡略化を
図ることができる。
【００２７】図７はこの発明の第３実施例による多結晶
Ｓｉ ＴＦＴを示す。図７に示すように、この第３実施
例による多結晶Ｓｉ ＴＦＴにおいては、ソース電極Ｓ
とドレイン電極Ｄとの間に、主ゲート電極ＧM をまたい
で副ゲート電極ＧS が形成されている。その他の構成は
第１実施例による多結晶Ｓｉ ＴＦＴと同様である。こ
の場合、主ゲート電極ＧM の側壁部近傍ではゲート絶縁
膜３が他の部分に比べて厚くなっているので、副ゲート
電極ＧS には、この部分のゲート絶縁膜３との界面近傍
の多結晶Ｓｉ薄膜２にも反転層が形成されるようなゲー
ト電圧ＶGSが印加される。この第３実施例によっても、
第１実施例と同様な利点を得ることができる。
Ｓｉ ＴＦＴを示す。図７に示すように、この第３実施
例による多結晶Ｓｉ ＴＦＴにおいては、ソース電極Ｓ
とドレイン電極Ｄとの間に、主ゲート電極ＧM をまたい
で副ゲート電極ＧS が形成されている。その他の構成は
第１実施例による多結晶Ｓｉ ＴＦＴと同様である。こ
の場合、主ゲート電極ＧM の側壁部近傍ではゲート絶縁
膜３が他の部分に比べて厚くなっているので、副ゲート
電極ＧS には、この部分のゲート絶縁膜３との界面近傍
の多結晶Ｓｉ薄膜２にも反転層が形成されるようなゲー
ト電圧ＶGSが印加される。この第３実施例によっても、
第１実施例と同様な利点を得ることができる。
【００２８】図８はこの発明の第４実施例によるバルク
Ｓｉを用いたＭＯＳトランジスタを示す。図８に示すよ
うに、この第４実施例によるＭＯＳトランジスタにおい
ては、Ｓｉ基板１１の表面に例えばＳｉＯ2 膜のような
フィールド絶縁膜１２が選択的に形成され、これによっ
て素子間分離が行われている。このフィールド絶縁膜１
２に囲まれた活性領域の表面にはゲート絶縁膜１３が形
成されている。このゲート絶縁膜１３上には主ゲート電
極ＧM が形成されている。さらに、この主ゲート電極Ｇ
M はゲート絶縁膜１４により覆われている。
Ｓｉを用いたＭＯＳトランジスタを示す。図８に示すよ
うに、この第４実施例によるＭＯＳトランジスタにおい
ては、Ｓｉ基板１１の表面に例えばＳｉＯ2 膜のような
フィールド絶縁膜１２が選択的に形成され、これによっ
て素子間分離が行われている。このフィールド絶縁膜１
２に囲まれた活性領域の表面にはゲート絶縁膜１３が形
成されている。このゲート絶縁膜１３上には主ゲート電
極ＧM が形成されている。さらに、この主ゲート電極Ｇ
M はゲート絶縁膜１４により覆われている。
【００２９】ゲート絶縁膜１３の所定部分には開口１３
ａ、１３ｂが形成され、これらの開口１３ａ、１３ｂを
通じてＳｉ基板１上にそれぞれソース電極Ｓ及びドレイ
ン電極Ｄが形成されている。また、主ゲート電極ＧM と
ソース電極Ｓとの間の部分におけるゲート絶縁膜１４上
には副ゲート電極ＧS1が形成され、主ゲート電極ＧM と
ドレイン電極Ｄとの間の部分におけるゲート絶縁膜１４
上には副ゲート電極ＧS2が形成されている。この第４実
施例によれば、バルクＳｉを用いたＭＯＳトランジスタ
においてソース領域及びドレイン領域を不要とすること
ができ、その製造工程の簡略化を図ることができる。
ａ、１３ｂが形成され、これらの開口１３ａ、１３ｂを
通じてＳｉ基板１上にそれぞれソース電極Ｓ及びドレイ
ン電極Ｄが形成されている。また、主ゲート電極ＧM と
ソース電極Ｓとの間の部分におけるゲート絶縁膜１４上
には副ゲート電極ＧS1が形成され、主ゲート電極ＧM と
ドレイン電極Ｄとの間の部分におけるゲート絶縁膜１４
上には副ゲート電極ＧS2が形成されている。この第４実
施例によれば、バルクＳｉを用いたＭＯＳトランジスタ
においてソース領域及びドレイン領域を不要とすること
ができ、その製造工程の簡略化を図ることができる。
【００３０】以上、この発明の実施例につき具体的に説
明したが、この発明は、上述の実施例に限定されるもの
ではなく、この発明の技術的思想に基づく各種の変形が
可能である。例えば、上述の第１実施例、第２実施例及
び第３実施例の多結晶Ｓｉ ＴＦＴはいずれもスタガー
ド型（トップゲート型）のものであるが、この発明は、
逆スタガード型（ボトムゲート型）の多結晶Ｓｉ ＴＦ
Ｔに適用することも可能である。また、この発明は、ア
モルファスＳｉ ＴＦＴにも同様に適用することが可能
である。
明したが、この発明は、上述の実施例に限定されるもの
ではなく、この発明の技術的思想に基づく各種の変形が
可能である。例えば、上述の第１実施例、第２実施例及
び第３実施例の多結晶Ｓｉ ＴＦＴはいずれもスタガー
ド型（トップゲート型）のものであるが、この発明は、
逆スタガード型（ボトムゲート型）の多結晶Ｓｉ ＴＦ
Ｔに適用することも可能である。また、この発明は、ア
モルファスＳｉ ＴＦＴにも同様に適用することが可能
である。
【００３１】
【発明の効果】以上述べたように、この発明によれば、
ソース領域及びドレイン領域が不要となり、従ってそれ
らの形成のための不純物ドーピング工程が不要となって
絶縁ゲート型電界効果トランジスタの製造が簡単とな
る。
ソース領域及びドレイン領域が不要となり、従ってそれ
らの形成のための不純物ドーピング工程が不要となって
絶縁ゲート型電界効果トランジスタの製造が簡単とな
る。
【図１】この発明の第１実施例による多結晶Ｓｉ ＴＦ
Ｔを示す断面図である。
Ｔを示す断面図である。
【図２】この発明の第１実施例による多結晶Ｓｉ ＴＦ
Ｔの製造方法を工程順に説明するための断面図である。
Ｔの製造方法を工程順に説明するための断面図である。
【図３】この発明の第１実施例による多結晶Ｓｉ ＴＦ
Ｔのドレイン電流−ゲート電圧特性の測定結果を示すグ
ラフである。
Ｔのドレイン電流−ゲート電圧特性の測定結果を示すグ
ラフである。
【図４】この発明の第１実施例による多結晶Ｓｉ ＴＦ
Ｔのドレイン電流−ドレイン電圧特性の測定結果を示す
グラフである。
Ｔのドレイン電流−ドレイン電圧特性の測定結果を示す
グラフである。
【図５】この発明の第１実施例による多結晶Ｓｉ ＴＦ
Ｔのドレイン電流−ゲート電圧特性の測定結果を示すグ
ラフである。
Ｔのドレイン電流−ゲート電圧特性の測定結果を示すグ
ラフである。
【図６】この発明の第２実施例によるＣＭＯＳトランジ
スタを示す断面図である。
スタを示す断面図である。
【図７】この発明の第３実施例による多結晶Ｓｉ ＴＦ
Ｔを示す断面図である。
Ｔを示す断面図である。
【図８】この発明の第４実施例によるバルクＳｉを用い
たＭＯＳトランジスタを示す断面図である。
たＭＯＳトランジスタを示す断面図である。
１ ガラス基板 ２ 多結晶Ｓｉ薄膜 ３ ゲート絶縁膜 ＧM 主ゲート電極 ＧS1、ＧS2 副ゲート電極
フロントページの続き (72)発明者 碓井 節夫 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内
Claims (1)
- 【請求項１】 真性または低不純物濃度の半導体から成
る活性層と、 上記活性層上に設けられたソース電極及びドレイン電極
と、 上記ソース電極と上記ドレイン電極との間にゲート絶縁
膜を介して上記活性層と対向して設けられた主ゲート電
極と、 少なくとも上記ドレイン電極と上記主ゲート電極との間
に上記ゲート絶縁膜を介して上記活性層と対向して設け
られた副ゲート電極とを具備する絶縁ゲート型電界効果
トランジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3278716A JPH0590587A (ja) | 1991-09-30 | 1991-09-30 | 絶縁ゲート型電界効果トランジスタ |
| KR1019920014740A KR930006975A (ko) | 1991-09-30 | 1992-08-17 | 절연게이트형 전계효과 트랜지스터 |
| US08/314,929 US5446304A (en) | 1991-09-30 | 1994-09-29 | Insulated-gate-type field effect transistor which has subgates that have different spacing from the substrate than the main gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3278716A JPH0590587A (ja) | 1991-09-30 | 1991-09-30 | 絶縁ゲート型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590587A true JPH0590587A (ja) | 1993-04-09 |
Family
ID=17601201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3278716A Pending JPH0590587A (ja) | 1991-09-30 | 1991-09-30 | 絶縁ゲート型電界効果トランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5446304A (ja) |
| JP (1) | JPH0590587A (ja) |
| KR (1) | KR930006975A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017065199A1 (ja) * | 2015-10-14 | 2017-04-20 | シャープ株式会社 | 半導体装置およびその製造方法 |
| CN110212035A (zh) * | 2018-08-10 | 2019-09-06 | 友达光电股份有限公司 | 晶体管结构及其操作方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9325984D0 (en) * | 1993-12-20 | 1994-02-23 | Philips Electronics Uk Ltd | Manufacture of electronic devices comprising thin-film transistors |
| KR0151195B1 (ko) * | 1994-09-13 | 1998-10-01 | 문정환 | 박막 트랜지스터의 구조 및 제조방법 |
| US5920085A (en) * | 1996-02-03 | 1999-07-06 | Samsung Electronics Co., Ltd. | Multiple floating gate field effect transistors and methods of operating same |
| KR0177785B1 (ko) * | 1996-02-03 | 1999-03-20 | 김광호 | 오프셋 구조를 가지는 트랜지스터 및 그 제조방법 |
| US5953596A (en) * | 1996-12-19 | 1999-09-14 | Micron Technology, Inc. | Methods of forming thin film transistors |
| US5898198A (en) * | 1997-08-04 | 1999-04-27 | Spectrian | RF power device having voltage controlled linearity |
| US6744082B1 (en) | 2000-05-30 | 2004-06-01 | Micron Technology, Inc. | Static pass transistor logic with transistors with multiple vertical gates |
| KR100571827B1 (ko) * | 2003-12-17 | 2006-04-17 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조방법 |
| US9299848B2 (en) * | 2014-03-14 | 2016-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, RF tag, and electronic device |
| US20240021629A1 (en) * | 2018-04-27 | 2024-01-18 | Boe Technology Group Co., Ltd. | Array substrate, method of manufacturing the same and method of improving performance of the same, display panel and display device |
| KR102886219B1 (ko) | 2021-02-17 | 2025-11-17 | 삼성디스플레이 주식회사 | 표시 장치 |
| CN115588709A (zh) * | 2021-07-05 | 2023-01-10 | 上海和辉光电股份有限公司 | 一种感光晶体管、阵列基板及显示面板 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1139170A (en) * | 1965-12-22 | 1969-01-08 | Mullard Ltd | Thin film transistors |
| US4319263A (en) * | 1978-05-18 | 1982-03-09 | Texas Instruments Incorporated | Double level polysilicon series transistor devices |
| JPS60226180A (ja) * | 1984-04-25 | 1985-11-11 | Nec Corp | 半導体装置及びその製造方法 |
| JPS60233859A (ja) * | 1984-05-04 | 1985-11-20 | Nec Corp | 高耐圧半導体スイツチ |
| DE3688758T2 (de) * | 1985-04-08 | 1994-02-10 | Hitachi Ltd | Dünnfilmtransistor auf isolierendem Substrat. |
| US5124769A (en) * | 1990-03-02 | 1992-06-23 | Nippon Telegraph And Telephone Corporation | Thin film transistor |
-
1991
- 1991-09-30 JP JP3278716A patent/JPH0590587A/ja active Pending
-
1992
- 1992-08-17 KR KR1019920014740A patent/KR930006975A/ko not_active Withdrawn
-
1994
- 1994-09-29 US US08/314,929 patent/US5446304A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017065199A1 (ja) * | 2015-10-14 | 2017-04-20 | シャープ株式会社 | 半導体装置およびその製造方法 |
| CN110212035A (zh) * | 2018-08-10 | 2019-09-06 | 友达光电股份有限公司 | 晶体管结构及其操作方法 |
| CN110212035B (zh) * | 2018-08-10 | 2023-12-19 | 友达光电股份有限公司 | 晶体管结构及其操作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5446304A (en) | 1995-08-29 |
| KR930006975A (ko) | 1993-04-22 |
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