JPH0786609A - マルチゲート半導体素子 - Google Patents
マルチゲート半導体素子Info
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- JPH0786609A JPH0786609A JP25261993A JP25261993A JPH0786609A JP H0786609 A JPH0786609 A JP H0786609A JP 25261993 A JP25261993 A JP 25261993A JP 25261993 A JP25261993 A JP 25261993A JP H0786609 A JPH0786609 A JP H0786609A
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- gate
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Abstract
(57)【要約】
【目的】 マルチゲート半導体素子の閾値電圧調整を可
能にする。 【構成】 マルチゲート半導体素子２は少なくとも２個
の薄膜トランジスタＴＦＴ１，ＴＦＴ２を直列接続した
構造を有している。調整手段３を備えており、直列接続
点の電位を制御する事により、マルチゲート半導体素子
２の閾値電圧を調整可能にしている。具体的には、一方
の薄膜トランジスタＴＦＴ１のドレイン領域Ｄ１と他方
の薄膜トランジスタＴＦＴ２のソース領域Ｓ２は、所定
の形状にパタニングされた不純物領域１により互いに接
続されている。該調整手段３は不純物領域１からなる制
御ラインＣＬの電位を制御する。
能にする。 【構成】 マルチゲート半導体素子２は少なくとも２個
の薄膜トランジスタＴＦＴ１，ＴＦＴ２を直列接続した
構造を有している。調整手段３を備えており、直列接続
点の電位を制御する事により、マルチゲート半導体素子
２の閾値電圧を調整可能にしている。具体的には、一方
の薄膜トランジスタＴＦＴ１のドレイン領域Ｄ１と他方
の薄膜トランジスタＴＦＴ２のソース領域Ｓ２は、所定
の形状にパタニングされた不純物領域１により互いに接
続されている。該調整手段３は不純物領域１からなる制
御ラインＣＬの電位を制御する。
Description
【０００１】
【産業上の利用分野】本発明は液晶ディスプレイや密着
型イメージセンサ等に形成される薄膜トランジスタの構
造に関する。より詳しくは、２個以上の薄膜トランジス
タを直列接続したマルチゲート半導体素子の閾値電圧制
御技術に関する。
型イメージセンサ等に形成される薄膜トランジスタの構
造に関する。より詳しくは、２個以上の薄膜トランジス
タを直列接続したマルチゲート半導体素子の閾値電圧制
御技術に関する。
【０００２】
【従来の技術】薄膜トランジスタ（以下、ＴＦＴと称す
る）はアクティブマトリクス型の液晶ディスプレイや密
着型イメージセンサ等に応用できる為近年その開発が盛
んに行なわれている。特に薄膜材料として多結晶シリコ
ン（以下、ｐｏｌｙ−Ｓｉと称する）を用いたＴＦＴ
は、周辺駆動回路を画素アレイやセンサアレイと同一の
基板上に集積形成できる為注目を集めている。しかしな
がら、ｐｏｌｙ−Ｓｉを用いたＴＦＴは非晶質シリコン
を用いたＴＦＴに比較してキャリア移動度が大きいとい
う利点がある半面、ｐｏｌｙ−Ｓｉ中の欠陥準位を介し
て流れるリーク電流が大きいという欠点があった。そこ
でＴＦＴのリーク電流を減少させる手段として１個の薄
膜トランジスタ素子に２個以上のゲート電極を設けた、
所謂マルチゲート構造のＴＦＴが従来から提案されてい
る。図９にマルチゲート構造ＴＦＴの一例を示す。これ
は等価回路的には、図示する様に少なくとも２個のＴＦ
Ｔを直列接続した構造になっており、以下かかるマルチ
ゲート構造のＴＦＴをマルチゲート半導体素子と称する
事にする。このマルチゲート半導体素子はドレイン端の
電界集中を緩和している為リーク電流を抑制する事がで
き、例えばアクティブマトリクス型液晶ディスプレイに
おいて画素スイッチング用のＴＦＴや周辺駆動回路を構
成するＴＦＴに応用されている。この様なマルチゲート
半導体素子は、例えば特開昭５８−１７１８６０号、特
開昭５８−１８００６３号等に開示されている。
る）はアクティブマトリクス型の液晶ディスプレイや密
着型イメージセンサ等に応用できる為近年その開発が盛
んに行なわれている。特に薄膜材料として多結晶シリコ
ン（以下、ｐｏｌｙ−Ｓｉと称する）を用いたＴＦＴ
は、周辺駆動回路を画素アレイやセンサアレイと同一の
基板上に集積形成できる為注目を集めている。しかしな
がら、ｐｏｌｙ−Ｓｉを用いたＴＦＴは非晶質シリコン
を用いたＴＦＴに比較してキャリア移動度が大きいとい
う利点がある半面、ｐｏｌｙ−Ｓｉ中の欠陥準位を介し
て流れるリーク電流が大きいという欠点があった。そこ
でＴＦＴのリーク電流を減少させる手段として１個の薄
膜トランジスタ素子に２個以上のゲート電極を設けた、
所謂マルチゲート構造のＴＦＴが従来から提案されてい
る。図９にマルチゲート構造ＴＦＴの一例を示す。これ
は等価回路的には、図示する様に少なくとも２個のＴＦ
Ｔを直列接続した構造になっており、以下かかるマルチ
ゲート構造のＴＦＴをマルチゲート半導体素子と称する
事にする。このマルチゲート半導体素子はドレイン端の
電界集中を緩和している為リーク電流を抑制する事がで
き、例えばアクティブマトリクス型液晶ディスプレイに
おいて画素スイッチング用のＴＦＴや周辺駆動回路を構
成するＴＦＴに応用されている。この様なマルチゲート
半導体素子は、例えば特開昭５８−１７１８６０号、特
開昭５８−１８００６３号等に開示されている。
【０００３】又、ｐｏｌｙ−Ｓｉの材料物性を改善する
事によりＴＦＴのリーク電流を低減させる方法として従
来から水素化処理が知られている。この水素化処理は、
ｐｏｌｙ−Ｓｉ中に水素原子を拡散させる事により、ｐ
ｏｌｙ−Ｓｉの欠陥準位を水素で終端化し、ｐｏｌｙ−
Ｓｉ中の欠陥準位を介して流れるリーク電流を低減する
方法である。この水素化処理技術は例えば特開平４−５
７０９８号公報に開示されている。
事によりＴＦＴのリーク電流を低減させる方法として従
来から水素化処理が知られている。この水素化処理は、
ｐｏｌｙ−Ｓｉ中に水素原子を拡散させる事により、ｐ
ｏｌｙ−Ｓｉの欠陥準位を水素で終端化し、ｐｏｌｙ−
Ｓｉ中の欠陥準位を介して流れるリーク電流を低減する
方法である。この水素化処理技術は例えば特開平４−５
７０９８号公報に開示されている。
【０００４】
【発明が解決しようとする課題】ｐｏｌｙ−Ｓｉを用い
たマルチゲート半導体素子を構成するＴＦＴでは、その
閾値電圧Ｖｔｈは製造プロセスのバラツキで大きく変動
する事が多い。例えば、Ｖｔｈがデプレッション側にシ
フトすると、ゲート電圧が０Ｖの状態におけるオフ電流
が極端に増大するという問題を起す。特に前述の水素化
処理工程で、水素が過剰にｐｏｌｙ−Ｓｉ中に取り込ま
れると、Ｖｔｈはデプレッション側にシフトする。従
来、製造プロセスのバラツキが生じた場合、ＴＦＴ完成
後にＶｔｈを調整し、オフ電流を制御する事はできなか
った。一般に薄膜トランジスタは石英ガラス等からなる
絶縁基板上に形成する為、チャネル電位はフローティン
グの状態にある。ＴＦＴでは単結晶Ｓｉウエハに形成し
たＭＯＳトランジスタの基板電位Ｖｓに相当するものが
ない。従って基板電位Ｖｓを調整してＶｔｈを制御する
様な方法は、ＴＦＴに応用する事ができなかった。
たマルチゲート半導体素子を構成するＴＦＴでは、その
閾値電圧Ｖｔｈは製造プロセスのバラツキで大きく変動
する事が多い。例えば、Ｖｔｈがデプレッション側にシ
フトすると、ゲート電圧が０Ｖの状態におけるオフ電流
が極端に増大するという問題を起す。特に前述の水素化
処理工程で、水素が過剰にｐｏｌｙ−Ｓｉ中に取り込ま
れると、Ｖｔｈはデプレッション側にシフトする。従
来、製造プロセスのバラツキが生じた場合、ＴＦＴ完成
後にＶｔｈを調整し、オフ電流を制御する事はできなか
った。一般に薄膜トランジスタは石英ガラス等からなる
絶縁基板上に形成する為、チャネル電位はフローティン
グの状態にある。ＴＦＴでは単結晶Ｓｉウエハに形成し
たＭＯＳトランジスタの基板電位Ｖｓに相当するものが
ない。従って基板電位Ｖｓを調整してＶｔｈを制御する
様な方法は、ＴＦＴに応用する事ができなかった。
【０００５】
【課題を解決するための手段】本発明は以上の問題点を
解決するものであり、その目的はＴＦＴ完成後にそのＶ
ｔｈを任意に制御し得る様なマルチゲート半導体素子を
提供するものである。かかる目的を達成する為に以下の
手段を講じた。即ち、２個以上の薄膜トランジスタを直
列接続したマルチゲート半導体素子において、直列接続
点の内少なくとも１箇所の電位を制御する調整手段を設
け閾値電圧を調整可能とする事を特徴とする。具体的に
は、隣り合う薄膜トランジスタのドレイン領域とソース
領域は所定の形状にパタニングされた不純物領域により
互いに接続され、前記調整手段は該不純物領域の電位を
制御する。かかる構成を有するマルチゲート半導体素子
は、例えばアクティブマトリクス型液晶表示装置の周辺
駆動回路に適用可能である。
解決するものであり、その目的はＴＦＴ完成後にそのＶ
ｔｈを任意に制御し得る様なマルチゲート半導体素子を
提供するものである。かかる目的を達成する為に以下の
手段を講じた。即ち、２個以上の薄膜トランジスタを直
列接続したマルチゲート半導体素子において、直列接続
点の内少なくとも１箇所の電位を制御する調整手段を設
け閾値電圧を調整可能とする事を特徴とする。具体的に
は、隣り合う薄膜トランジスタのドレイン領域とソース
領域は所定の形状にパタニングされた不純物領域により
互いに接続され、前記調整手段は該不純物領域の電位を
制御する。かかる構成を有するマルチゲート半導体素子
は、例えばアクティブマトリクス型液晶表示装置の周辺
駆動回路に適用可能である。
【０００６】
【作用】例えば、ｎチャネル型のマルチゲート半導体素
子において、直列接続点の電位をプラス側に振ると、マ
ルチゲート半導体素子の実効閾値電圧Ｖｔｈはプラス
側、即ちエンハンスメント側に移行する。逆に直列接続
点の電位をマイナス側に振れば、Ｖｔｈはマイナス側、
即ちデプレッション側に移行する。この様に、直列接続
点の電位を制御する事によりマルチゲート半導体素子の
実効閾値電圧Ｖｔｈを広い範囲に渡って任意に調整でき
る。なお、ｐチャネル型のマルチゲート半導体素子では
直列接続点の電位をマイナス側に振ればＶｔｈはエンハ
ンスメント側に移行し、逆にプラス側に振ればデプレッ
ション側に移行する。
子において、直列接続点の電位をプラス側に振ると、マ
ルチゲート半導体素子の実効閾値電圧Ｖｔｈはプラス
側、即ちエンハンスメント側に移行する。逆に直列接続
点の電位をマイナス側に振れば、Ｖｔｈはマイナス側、
即ちデプレッション側に移行する。この様に、直列接続
点の電位を制御する事によりマルチゲート半導体素子の
実効閾値電圧Ｖｔｈを広い範囲に渡って任意に調整でき
る。なお、ｐチャネル型のマルチゲート半導体素子では
直列接続点の電位をマイナス側に振ればＶｔｈはエンハ
ンスメント側に移行し、逆にプラス側に振ればデプレッ
ション側に移行する。
【０００７】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１（Ａ）は１個のマルチゲート半導
体素子の平面構造を表わしており、（Ｂ）は複数のマル
チゲート半導体素子を接続した等価回路を表わしてい
る。（Ａ）に示す様に、１個のマルチゲート半導体素子
は２個のＴＦＴを直列接続した構造を有しており、所謂
ダブルゲート型である。但し、本発明はダブルゲート半
導体素子に限られるものではなく、３個以上のＴＦＴを
直列接続したマルチゲート半導体素子にも適用可能であ
る。一対のソース領域Ｓ１及びドレイン領域Ｄ１を横切
る様にゲートラインＧＬがパタニング形成されており、
一方の薄膜トランジスタＴＦＴ１を構成する。同様に、
他の一対のソース領域Ｓ２及びドレイン領域Ｄ２と交差
する様に共通のゲートラインＧＬが配設されており、他
方の薄膜トランジスタＴＦＴ２を構成する。隣り合う薄
膜トランジスタＴＦＴ１，ＴＦＴ２のドレイン領域Ｄ１
とソース領域Ｓ２は所定の形状にパタニングされた不純
物領域１により互いに接続されている。以下、この接続
部を中点と呼ぶ事にする。この不純物領域１はゲートラ
インＧＬと平行に形成されており、制御ラインＣＬを構
成する。不純物領域１は一対のＴＦＴ１，ＴＦＴ２の素
子領域となるｐｏｌｙ−Ｓｉと同一の薄膜材料中に形成
されている。不純物領域１は各ＴＦＴのソース領域及び
ドレイン領域と同様に高濃度に不純物がドーピングされ
ており低抵抗化が図られている。例えば、マルチゲート
半導体素子がｎチャネル型の場合にはＡｓ，Ｐ等がドー
ピングされる。又ｐチャネル型の場合にはＢ等がドーピ
ングされる。
詳細に説明する。図１（Ａ）は１個のマルチゲート半導
体素子の平面構造を表わしており、（Ｂ）は複数のマル
チゲート半導体素子を接続した等価回路を表わしてい
る。（Ａ）に示す様に、１個のマルチゲート半導体素子
は２個のＴＦＴを直列接続した構造を有しており、所謂
ダブルゲート型である。但し、本発明はダブルゲート半
導体素子に限られるものではなく、３個以上のＴＦＴを
直列接続したマルチゲート半導体素子にも適用可能であ
る。一対のソース領域Ｓ１及びドレイン領域Ｄ１を横切
る様にゲートラインＧＬがパタニング形成されており、
一方の薄膜トランジスタＴＦＴ１を構成する。同様に、
他の一対のソース領域Ｓ２及びドレイン領域Ｄ２と交差
する様に共通のゲートラインＧＬが配設されており、他
方の薄膜トランジスタＴＦＴ２を構成する。隣り合う薄
膜トランジスタＴＦＴ１，ＴＦＴ２のドレイン領域Ｄ１
とソース領域Ｓ２は所定の形状にパタニングされた不純
物領域１により互いに接続されている。以下、この接続
部を中点と呼ぶ事にする。この不純物領域１はゲートラ
インＧＬと平行に形成されており、制御ラインＣＬを構
成する。不純物領域１は一対のＴＦＴ１，ＴＦＴ２の素
子領域となるｐｏｌｙ−Ｓｉと同一の薄膜材料中に形成
されている。不純物領域１は各ＴＦＴのソース領域及び
ドレイン領域と同様に高濃度に不純物がドーピングされ
ており低抵抗化が図られている。例えば、マルチゲート
半導体素子がｎチャネル型の場合にはＡｓ，Ｐ等がドー
ピングされる。又ｐチャネル型の場合にはＢ等がドーピ
ングされる。
【０００８】（Ｂ）に示す様に複数のマルチゲート半導
体素子２は共通の制御ラインＣＬによって、互いに接続
されている。この制御ラインＣＬには調整手段３が接続
されており、各マルチゲート半導体素子２の中点電位を
制御する事により、複数のマルチゲート半導体素子２の
閾値電圧を共通的に調整可能としている。なおこの調整
手段３は例えば可変電源から構成できる。
体素子２は共通の制御ラインＣＬによって、互いに接続
されている。この制御ラインＣＬには調整手段３が接続
されており、各マルチゲート半導体素子２の中点電位を
制御する事により、複数のマルチゲート半導体素子２の
閾値電圧を共通的に調整可能としている。なおこの調整
手段３は例えば可変電源から構成できる。
【０００９】次に、図２を参照してマルチゲート半導体
素子の閾値電圧制御動作を詳細に説明する。図２は、１
個のマルチゲート半導体素子２の模式的な等価回路図で
ある。以下の説明に供する為、ＴＦＴ１側のドレイン端
に印加されるドレイン電圧をＶｄｓとし、他方のＴＦＴ
２のソース端に印加されるソース電圧をＶｓｓとし、共
通のゲート電極に印加されるゲート電圧をＶｇｓとし、
中点に印加される中点電位をＶｍとする。なお本例では
ＴＦＴ１，ＴＦＴ２はｎチャネル型であり、以下の説明
の都合上ソース電位Ｖｓｓは０Ｖに設定されている。
素子の閾値電圧制御動作を詳細に説明する。図２は、１
個のマルチゲート半導体素子２の模式的な等価回路図で
ある。以下の説明に供する為、ＴＦＴ１側のドレイン端
に印加されるドレイン電圧をＶｄｓとし、他方のＴＦＴ
２のソース端に印加されるソース電圧をＶｓｓとし、共
通のゲート電極に印加されるゲート電圧をＶｇｓとし、
中点に印加される中点電位をＶｍとする。なお本例では
ＴＦＴ１，ＴＦＴ２はｎチャネル型であり、以下の説明
の都合上ソース電位Ｖｓｓは０Ｖに設定されている。
【００１０】一般に、単結晶シリコンウエハ上に形成さ
れたＭＯＳトランジスタでは、その閾値電圧Ｖｔｈは以
下の式で表わされる。 Ｖth＝Ｖfb＋２φｂ＋（２εｓ・ｑ・Ｎａ（２φｂ＋Ｖbs))1/2 ／Ｃｉ 上記式において、Ｖｆｂはフラットバンド電圧を示し、
Ｖｂｓは基板バイアスを示し、εｓはシリコンの誘電率
を示し、φｂはビルトインポテンシャルを示し、Ｎａは
アクセプタ濃度を示し、ｑは素電荷量を示し、Ｃｉは単
位面積当りの容量を示している。
れたＭＯＳトランジスタでは、その閾値電圧Ｖｔｈは以
下の式で表わされる。 Ｖth＝Ｖfb＋２φｂ＋（２εｓ・ｑ・Ｎａ（２φｂ＋Ｖbs))1/2 ／Ｃｉ 上記式において、Ｖｆｂはフラットバンド電圧を示し、
Ｖｂｓは基板バイアスを示し、εｓはシリコンの誘電率
を示し、φｂはビルトインポテンシャルを示し、Ｎａは
アクセプタ濃度を示し、ｑは素電荷量を示し、Ｃｉは単
位面積当りの容量を示している。
【００１１】ｐｏｌｙ−Ｓｉを素子領域とするＴＦＴに
ついても基本的には上記の式が適用可能である。そこ
で、以下上記式に基き、ドレイン電圧Ｖｄｓ、ソース電
位Ｖｓｓ、中点電位Ｖｍの大小関係に従って場合を分
け、閾値電圧Ｖｔｈの制御動作を詳細に説明する。な
お、前述した様にこの説明ではソース電位Ｖｓｓは０Ｖ
に設定されている。
ついても基本的には上記の式が適用可能である。そこ
で、以下上記式に基き、ドレイン電圧Ｖｄｓ、ソース電
位Ｖｓｓ、中点電位Ｖｍの大小関係に従って場合を分
け、閾値電圧Ｖｔｈの制御動作を詳細に説明する。な
お、前述した様にこの説明ではソース電位Ｖｓｓは０Ｖ
に設定されている。
【００１２】０＜Ｖｍ＜Ｖｄｓの範囲では、ＴＦＴ１の
チャネル内の平均電位Ｖｃｈ１はＴＦＴ２のチャネル内
平均電位Ｖｃｈ２よりも大きく、Ｖｃｈ１＞Ｖｃｈ２と
なる。ＴＦＴ１のソース電位はＶｍであるので、Ｖｍ＞
Ｖｇｓの場合ＴＦＴ１はオフ状態となり、逆にＶｍ＜Ｖ
ｇｓの場合オン状態になる。これは上記式で基板電位Ｖ
ｂｓを増加させた事に相当する。同時にＴＦＴ２はＴＦ
Ｔ１よりもチャネル電位が低い為、上記式ではＶｂｓ＝
０Ｖの場合に相当している。従って、ＴＦＴ２のＶｔｈ
はＴＦＴ１のＶｔｈよりも低い事が分かる。ダブルゲー
ト半導体素子では、一対のＴＦＴ１，ＴＦＴ２の内、電
流値の低い方で全体のドレイン電流が決定される。即ち
ダブルゲート半導体素子の実効閾値電圧Ｖｔｈは２個の
ＴＦＴの内Ｖｔｈが高い方に等しくなるので、Ｖｔｈは
Ｖｍ＝０Ｖに比較してプラス側、即ちエンハンスメント
側にシフトする。
チャネル内の平均電位Ｖｃｈ１はＴＦＴ２のチャネル内
平均電位Ｖｃｈ２よりも大きく、Ｖｃｈ１＞Ｖｃｈ２と
なる。ＴＦＴ１のソース電位はＶｍであるので、Ｖｍ＞
Ｖｇｓの場合ＴＦＴ１はオフ状態となり、逆にＶｍ＜Ｖ
ｇｓの場合オン状態になる。これは上記式で基板電位Ｖ
ｂｓを増加させた事に相当する。同時にＴＦＴ２はＴＦ
Ｔ１よりもチャネル電位が低い為、上記式ではＶｂｓ＝
０Ｖの場合に相当している。従って、ＴＦＴ２のＶｔｈ
はＴＦＴ１のＶｔｈよりも低い事が分かる。ダブルゲー
ト半導体素子では、一対のＴＦＴ１，ＴＦＴ２の内、電
流値の低い方で全体のドレイン電流が決定される。即ち
ダブルゲート半導体素子の実効閾値電圧Ｖｔｈは２個の
ＴＦＴの内Ｖｔｈが高い方に等しくなるので、Ｖｔｈは
Ｖｍ＝０Ｖに比較してプラス側、即ちエンハンスメント
側にシフトする。
【００１３】Ｖｍ＜０Ｖの範囲では、ドレイン電流の向
きがＴＦＴ１とＴＦＴ２で逆向きになり、ダブルゲート
半導体素子のドレイン電流に実効的に寄与するのはＴＦ
Ｔ１に流れるドレイン電流のみとなる。従ってこの場合
はＴＦＴ１のＶｔｈを考えれば良い。ＴＦＴ１のソース
電位はＶｓｓ１＝Ｖｍ＜０であるから、Ｖｇｓ＝０Ｖで
ＴＦＴ１のゲートは開いた状態になる。即ち上記式でＶ
ｂｓ＜０に相当しＴＦＴ１のＶｔｈはマイナス側、即ち
デプレッション側にシフトする。よってダブルゲート半
導体素子の実効閾値電圧Ｖｔｈもデプレッション方向に
シフトする。
きがＴＦＴ１とＴＦＴ２で逆向きになり、ダブルゲート
半導体素子のドレイン電流に実効的に寄与するのはＴＦ
Ｔ１に流れるドレイン電流のみとなる。従ってこの場合
はＴＦＴ１のＶｔｈを考えれば良い。ＴＦＴ１のソース
電位はＶｓｓ１＝Ｖｍ＜０であるから、Ｖｇｓ＝０Ｖで
ＴＦＴ１のゲートは開いた状態になる。即ち上記式でＶ
ｂｓ＜０に相当しＴＦＴ１のＶｔｈはマイナス側、即ち
デプレッション側にシフトする。よってダブルゲート半
導体素子の実効閾値電圧Ｖｔｈもデプレッション方向に
シフトする。
【００１４】Ｖｄｓ＜Ｖｍの範囲では、ドレイン電流は
逆向きに流れ各ＴＦＴは正常に機能しないのでこの範囲
は考慮外に置かれる。以上の議論はｐチャネルＴＦＴの
場合もその極性が反転するだけで同様に成立する。又ソ
ース電位Ｖｓｓが０Ｖ以外の場合も全く同様に成立す
る。加えて、ソース／ドレイン端にソース／ドレイン領
域よりも薄い不純物濃度領域を有する所謂ＬＤＤ構造の
ＴＦＴを２個以上直列接続したマルチゲート半導体素子
でも同様に適用可能である。
逆向きに流れ各ＴＦＴは正常に機能しないのでこの範囲
は考慮外に置かれる。以上の議論はｐチャネルＴＦＴの
場合もその極性が反転するだけで同様に成立する。又ソ
ース電位Ｖｓｓが０Ｖ以外の場合も全く同様に成立す
る。加えて、ソース／ドレイン端にソース／ドレイン領
域よりも薄い不純物濃度領域を有する所謂ＬＤＤ構造の
ＴＦＴを２個以上直列接続したマルチゲート半導体素子
でも同様に適用可能である。
【００１５】図３に、Ｖｍをパラメータとして−４．０
Ｖ＜Ｖｍ＜＋８．０Ｖの範囲で変化させた場合のダブル
ゲート半導体素子のＶｇｓ−Ｉｄｓ特性を示す。このグ
ラフでは中点電位Ｖｍは−４Ｖから２Ｖステップで＋８
Ｖまで変化させている。又、ドレイン電圧Ｖｄｓは１０
Ｖに設定されている。このグラフから明らかな様に、中
点電位Ｖｍを制御する事によりダブルゲート半導体素子
の実効閾値電圧Ｖｔｈを調整できる事が分かる。又、中
点電位を制御する事によりゲート電極の電位を一定に保
ったままダブルゲート半導体素子をオン／オフする事も
可能である。一例としてＶｇｓ＝０Ｖの場合を考える
と、Ｖｍ＜０の時はダブルゲート半導体素子はオン状態
になり、Ｖｍ＞０の時はオフ状態になる。
Ｖ＜Ｖｍ＜＋８．０Ｖの範囲で変化させた場合のダブル
ゲート半導体素子のＶｇｓ−Ｉｄｓ特性を示す。このグ
ラフでは中点電位Ｖｍは−４Ｖから２Ｖステップで＋８
Ｖまで変化させている。又、ドレイン電圧Ｖｄｓは１０
Ｖに設定されている。このグラフから明らかな様に、中
点電位Ｖｍを制御する事によりダブルゲート半導体素子
の実効閾値電圧Ｖｔｈを調整できる事が分かる。又、中
点電位を制御する事によりゲート電極の電位を一定に保
ったままダブルゲート半導体素子をオン／オフする事も
可能である。一例としてＶｇｓ＝０Ｖの場合を考える
と、Ｖｍ＜０の時はダブルゲート半導体素子はオン状態
になり、Ｖｍ＞０の時はオフ状態になる。
【００１６】次に、図４〜図７の工程図を参照して、本
発明にかかるマルチゲート半導体素子の製造方法を詳細
に説明する。なお本例では、マルチゲート半導体素子は
一対のＴＦＴからなるダブルゲート型であり、各ＴＦＴ
はＬＤＤ構造を有している。先ず最初に図４の工程Ａに
示す様に、石英基板１１上にＬＰＣＶＤ法でｐｏｌｙ−
Ｓｉ薄膜１２を約７５nm成膜する。必要に応じ、この後
Ｓｉ＋イオンをイオンインプランテーションする事によ
り非晶質化し、続いて６００℃程度の温度で炉アニール
する事によりｐｏｌｙ−Ｓｉを大粒径化する。大粒化に
はエキシマレーザアニールを用いても良い。予め非晶質
シリコンを形成する場合にはプラズマ化学気相成長法
（ＰＣＶＤ）を用いて１５０〜２５０℃程度の温度で成
膜しても良い。
発明にかかるマルチゲート半導体素子の製造方法を詳細
に説明する。なお本例では、マルチゲート半導体素子は
一対のＴＦＴからなるダブルゲート型であり、各ＴＦＴ
はＬＤＤ構造を有している。先ず最初に図４の工程Ａに
示す様に、石英基板１１上にＬＰＣＶＤ法でｐｏｌｙ−
Ｓｉ薄膜１２を約７５nm成膜する。必要に応じ、この後
Ｓｉ＋イオンをイオンインプランテーションする事によ
り非晶質化し、続いて６００℃程度の温度で炉アニール
する事によりｐｏｌｙ−Ｓｉを大粒径化する。大粒化に
はエキシマレーザアニールを用いても良い。予め非晶質
シリコンを形成する場合にはプラズマ化学気相成長法
（ＰＣＶＤ）を用いて１５０〜２５０℃程度の温度で成
膜しても良い。
【００１７】次に工程Ｂで、ｐｏｌｙ−Ｓｉ薄膜１２を
所定のパタンにエッチングする。このパタンは、図１
（Ａ）に示す様に各ＴＦＴの直列接続点で互いに接続さ
れる様になっている。又図１（Ｂ）に示す様に、同じ導
電型で回路上の役割が等価なダブルゲート半導体素子は
このパタンを介して共通接続される様になっている。続
いてｐｏｌｙ−Ｓｉ薄膜１２を酸化し、ゲート酸化膜１
３を約６０nmの厚みで形成する。
所定のパタンにエッチングする。このパタンは、図１
（Ａ）に示す様に各ＴＦＴの直列接続点で互いに接続さ
れる様になっている。又図１（Ｂ）に示す様に、同じ導
電型で回路上の役割が等価なダブルゲート半導体素子は
このパタンを介して共通接続される様になっている。続
いてｐｏｌｙ−Ｓｉ薄膜１２を酸化し、ゲート酸化膜１
３を約６０nmの厚みで形成する。
【００１８】次に工程Ｃで必要に応じＴＦＴの閾値電圧
Ｖｔｈを制御する為、Ｂ＋イオンを１〜８×１０12／cm
2 程度のドーズ量で打ち込む。
Ｖｔｈを制御する為、Ｂ＋イオンを１〜８×１０12／cm
2 程度のドーズ量で打ち込む。
【００１９】次に図５の工程Ｄで、ゲート酸化膜１３上
にＬＰＣＶＤ法で窒化シリコン薄膜（Ｓｉ3 Ｎ4 薄膜）
を約１０〜２０nmの膜厚で成膜する。場合によっては、
このＳｉ3 Ｎ4 薄膜１４の表面を酸化し、ＳｉＯ2 膜を
約１〜２nm形成する。この様な三層構造を採用すると、
ゲート耐圧を十分確保でき信頼性を向上できる。
にＬＰＣＶＤ法で窒化シリコン薄膜（Ｓｉ3 Ｎ4 薄膜）
を約１０〜２０nmの膜厚で成膜する。場合によっては、
このＳｉ3 Ｎ4 薄膜１４の表面を酸化し、ＳｉＯ2 膜を
約１〜２nm形成する。この様な三層構造を採用すると、
ゲート耐圧を十分確保でき信頼性を向上できる。
【００２０】次に工程Ｅで、ｐｏｌｙ−Ｓｉ薄膜１２の
上にレジスト１５を所定の形状にパタニング形成する。
このレジスト１５は後工程で形成されるゲート電極の領
域と整合する様にパタニングされる。ＬＤＤ構造のＴＦ
Ｔを形成する場合、レジスト１５をゲート電極の幅より
も広めにパタニングし、ゲート電極の両側面から一定の
距離をＬＤＤ領域として残す様にする。なお、ＬＤＤ領
域を作製しない場合はこのレジスト塗布工程Ｅを省略す
る事ができる。
上にレジスト１５を所定の形状にパタニング形成する。
このレジスト１５は後工程で形成されるゲート電極の領
域と整合する様にパタニングされる。ＬＤＤ構造のＴＦ
Ｔを形成する場合、レジスト１５をゲート電極の幅より
も広めにパタニングし、ゲート電極の両側面から一定の
距離をＬＤＤ領域として残す様にする。なお、ＬＤＤ領
域を作製しない場合はこのレジスト塗布工程Ｅを省略す
る事ができる。
【００２１】続いて工程ＦでＳｉ3 Ｎ4 薄膜１４をカッ
ティングする。
ティングする。
【００２２】次に図６の工程Ｇに移り、直列接続点を含
む制御ラインＣＬ（図１参照）及びＴＦＴのソース／ド
レイン領域に１〜３×１０15／cm2 のドーズ量で不純物
イオンを注入する。ｎチャネル型の場合Ａｓ＋イオン又
はＰ＋イオンを打ち込む。又ｐチャネル型の場合Ｂ＋イ
オンを打ち込む。この様に、ゲート電極を形成する前
に、ソース／ドレイン領域に対するイオンインプランテ
ーションを行なうのは、ゲートライン下部に隠れる部位
に位置する制御ラインを低抵抗化させる為である。
む制御ラインＣＬ（図１参照）及びＴＦＴのソース／ド
レイン領域に１〜３×１０15／cm2 のドーズ量で不純物
イオンを注入する。ｎチャネル型の場合Ａｓ＋イオン又
はＰ＋イオンを打ち込む。又ｐチャネル型の場合Ｂ＋イ
オンを打ち込む。この様に、ゲート電極を形成する前
に、ソース／ドレイン領域に対するイオンインプランテ
ーションを行なうのは、ゲートライン下部に隠れる部位
に位置する制御ラインを低抵抗化させる為である。
【００２３】次に工程Ｈで、レジスト１５を剥離後、燐
ドープの低抵抗多結晶シリコンを約３５０nm形成し所定
の形状にパタニングしてゲート電極１６とする。ゲート
電極１６の形成方法には３通りある。第１の方法は、ノ
ンドープ多結晶シリコン薄膜を形成しＰＣｌＯ3 ガスか
ら燐を拡散させる方法である。第２の方法は、ＰＣｌＯ
3 ガスの代りにＰＳＧ膜を用い燐拡散を行なう方法であ
る。第３の方法は、ＬＰＣＶＤ法でＳｉＨ4 ガスとＰＨ
3 ガスの混合気体を熱分解しドープトｐｏｌｙ−Ｓｉを
成膜する方法である。何れの方法を用いても良いが、本
実施例では第１の方法を採用した。なお本実施例では各
ＴＦＴのチャネル長Ｌ及びチャネル幅Ｗは、Ｌ／Ｗ＝３
μｍ／３μｍとした。
ドープの低抵抗多結晶シリコンを約３５０nm形成し所定
の形状にパタニングしてゲート電極１６とする。ゲート
電極１６の形成方法には３通りある。第１の方法は、ノ
ンドープ多結晶シリコン薄膜を形成しＰＣｌＯ3 ガスか
ら燐を拡散させる方法である。第２の方法は、ＰＣｌＯ
3 ガスの代りにＰＳＧ膜を用い燐拡散を行なう方法であ
る。第３の方法は、ＬＰＣＶＤ法でＳｉＨ4 ガスとＰＨ
3 ガスの混合気体を熱分解しドープトｐｏｌｙ−Ｓｉを
成膜する方法である。何れの方法を用いても良いが、本
実施例では第１の方法を採用した。なお本実施例では各
ＴＦＴのチャネル長Ｌ及びチャネル幅Ｗは、Ｌ／Ｗ＝３
μｍ／３μｍとした。
【００２４】続いてＬＤＤ構造を作り込む為工程Ｉに移
る。ＬＤＤ領域１７を形成するには、ｎチャネル型ＴＦ
Ｔの場合、ゲート電極１６を形成した後Ａｓ＋イオン又
はＰ＋イオンを０．５〜１．５×１０13／cm2 のドーズ
量で打ち込む。ｐチャネル型ＴＦＴの場合は、Ａｓ＋イ
オン又はＰ＋イオンの代りにＢ＋イオンを０．１〜２．
０×１０13／cm2 のドーズ量で同様に打ち込めば良い。
る。ＬＤＤ領域１７を形成するには、ｎチャネル型ＴＦ
Ｔの場合、ゲート電極１６を形成した後Ａｓ＋イオン又
はＰ＋イオンを０．５〜１．５×１０13／cm2 のドーズ
量で打ち込む。ｐチャネル型ＴＦＴの場合は、Ａｓ＋イ
オン又はＰ＋イオンの代りにＢ＋イオンを０．１〜２．
０×１０13／cm2 のドーズ量で同様に打ち込めば良い。
【００２５】次に図７の工程Ｊに移り、ＬＰＣＶＤ法で
第１ＰＳＧ膜１８を約６００nmの厚みで形成し、１００
０℃１０分間のＮ2 雰囲気アニールを行なって各ＴＦＴ
のソース領域Ｓ、ドレイン領域Ｄ、ＬＤＤ領域１７、直
列接続点を含む制御ライン等を活性化させる。
第１ＰＳＧ膜１８を約６００nmの厚みで形成し、１００
０℃１０分間のＮ2 雰囲気アニールを行なって各ＴＦＴ
のソース領域Ｓ、ドレイン領域Ｄ、ＬＤＤ領域１７、直
列接続点を含む制御ライン等を活性化させる。
【００２６】次に工程Ｋでコンタクトホール１９を開口
する。
する。
【００２７】次に工程Ｌで、Ａｌ電極２０を約６００nm
の厚みでパタニング形成する。この上にさらに第２ＰＳ
Ｇ膜２１を約４００nmの厚みで形成する。
の厚みでパタニング形成する。この上にさらに第２ＰＳ
Ｇ膜２１を約４００nmの厚みで形成する。
【００２８】最後に工程ＭでＰＣＶＤ法により窒化シリ
コン膜（Ｐ−ＳｉＮx 膜）２２を約１００nmの厚みで形
成する。このＰ−ＳｉＮx 膜２２は水素を多量に含む
為、成膜後にアニールする事で各ＴＦＴの水素化を効率
的に行なえる。水素化処理により多結晶シリコンの欠陥
密度を減少させ、欠陥に起因するＴＦＴのリーク電流を
下げる事ができる。以上によりダブルゲート半導体素子
が完成する。
コン膜（Ｐ−ＳｉＮx 膜）２２を約１００nmの厚みで形
成する。このＰ−ＳｉＮx 膜２２は水素を多量に含む
為、成膜後にアニールする事で各ＴＦＴの水素化を効率
的に行なえる。水素化処理により多結晶シリコンの欠陥
密度を減少させ、欠陥に起因するＴＦＴのリーク電流を
下げる事ができる。以上によりダブルゲート半導体素子
が完成する。
【００２９】最後に図８を参照して、本発明にかかるマ
ルチゲート半導体素子を用いて構成されたアクティブマ
トリクス液晶表示装置の構成例を説明する。本装置は、
主基板３１と対向基板３２とをスペーサ３３により貼り
合わせたパネル構造を有し、両基板の間に液晶が保持さ
れている。主基板３１の表面にはマトリクス状に配列さ
れた画素電極３４とこの画素電極３４を駆動するスイッ
チング素子３５とからなる画素アレイ３６と、この画素
アレイ３６に接続される周辺駆動回路３７とが形成され
ている。スイッチング素子３５はダブルゲート半導体素
子からなる。但し、機能上の観点から本発明にかかる閾
値電圧調整手段は付加されていない。一方、周辺駆動回
路３７にも、少なくとも一部マルチゲート半導体素子が
含まれている。このマルチゲート半導体素子は同一の導
電型で機能的に等価なものを１グループとして、本発明
にかかる閾値電圧調整手段が付加されている。
ルチゲート半導体素子を用いて構成されたアクティブマ
トリクス液晶表示装置の構成例を説明する。本装置は、
主基板３１と対向基板３２とをスペーサ３３により貼り
合わせたパネル構造を有し、両基板の間に液晶が保持さ
れている。主基板３１の表面にはマトリクス状に配列さ
れた画素電極３４とこの画素電極３４を駆動するスイッ
チング素子３５とからなる画素アレイ３６と、この画素
アレイ３６に接続される周辺駆動回路３７とが形成され
ている。スイッチング素子３５はダブルゲート半導体素
子からなる。但し、機能上の観点から本発明にかかる閾
値電圧調整手段は付加されていない。一方、周辺駆動回
路３７にも、少なくとも一部マルチゲート半導体素子が
含まれている。このマルチゲート半導体素子は同一の導
電型で機能的に等価なものを１グループとして、本発明
にかかる閾値電圧調整手段が付加されている。
【００３０】
【発明の効果】本発明によれば、製造プロセスのバラツ
キで大きく変動する閾値電圧Ｖｔｈが、マルチゲート半
導体素子を構成するＴＦＴの直列接続点の内の少なくと
も１箇所の電位を制御する事により任意に調整できる。
従って、プロセスバラツキで閾値電圧がシフトしたマル
チゲート半導体素子でもＶｔｈを調整する事は容易であ
り、Ｖｔｈバラツキによる不良を大幅に低減する事が可
能である。この様に本発明の効果は絶大なものがある。
キで大きく変動する閾値電圧Ｖｔｈが、マルチゲート半
導体素子を構成するＴＦＴの直列接続点の内の少なくと
も１箇所の電位を制御する事により任意に調整できる。
従って、プロセスバラツキで閾値電圧がシフトしたマル
チゲート半導体素子でもＶｔｈを調整する事は容易であ
り、Ｖｔｈバラツキによる不良を大幅に低減する事が可
能である。この様に本発明の効果は絶大なものがある。
【図１】本発明にかかるマルチゲート半導体素子の平面
形状及び等価回路を示す模式図である。
形状及び等価回路を示す模式図である。
【図２】本発明にかかるマルチゲート半導体素子の動作
説明に供する等価回路図である。
説明に供する等価回路図である。
【図３】本発明にかかるマルチゲート半導体素子のＶｇ
ｓ−Ｉｄｓ特性を示すグラフである。
ｓ−Ｉｄｓ特性を示すグラフである。
【図４】本発明にかかるマルチゲート半導体素子の製造
工程図である。
工程図である。
【図５】同じく製造工程図である。
【図６】同じく製造工程図である。
【図７】同じく製造工程図である。
【図８】本発明にかかるマルチゲート半導体素子が形成
されたアクティブマトリクス液晶表示装置を示す模式的
な斜視図である。
されたアクティブマトリクス液晶表示装置を示す模式的
な斜視図である。
【図９】従来のマルチゲート半導体素子の等価回路図で
ある。
ある。
１ 不純物領域 ２ マルチゲート半導体素子 ３ 調整手段 ＴＦＴ１ 一方の薄膜トランジスタ ＴＦＴ２ 他方の薄膜トランジスタ Ｓ１ ソース領域 Ｓ２ ソース領域 Ｄ１ ドレイン領域 Ｄ２ ドレイン領域 ＧＬ ゲートライン ＣＬ 制御ライン
Claims (3)
- 【請求項１】 ２個以上の薄膜トランジスタを直列接続
したマルチゲート半導体素子において、直列接続点の内
少なくとも１箇所の電位を制御する調整手段を設け閾値
電圧を調整可能とする事を特徴とするマルチゲート半導
体素子。 - 【請求項２】 隣り合う薄膜トランジスタのドレイン領
域とソース領域は所定の形状にパタニングされた不純物
領域により互いに接続され、前記調整手段は該不純物領
域の電位を制御する事を特徴とする請求項１記載のマル
チゲート半導体素子。 - 【請求項３】 一対の基板を接合し両者の間に液晶を保
持したパネル構造からなり、一方の基板には画素アレイ
及び周辺駆動回路が形成され他方の基板には対向電極が
形成されているアクティブマトリクス液晶表示装置にお
いて、 前記周辺駆動回路は２個以上の薄膜トランジスタを直列
接続したマルチゲート半導体素子を含んでおり、直列接
続点の内少なくとも１箇所の電位を制御する調整手段を
設け該マルチゲート半導体素子の閾値電圧を調整可能と
する事を特徴とするアクティブマトリクス液晶表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25261993A JPH0786609A (ja) | 1993-09-14 | 1993-09-14 | マルチゲート半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25261993A JPH0786609A (ja) | 1993-09-14 | 1993-09-14 | マルチゲート半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786609A true JPH0786609A (ja) | 1995-03-31 |
Family
ID=17239885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25261993A Pending JPH0786609A (ja) | 1993-09-14 | 1993-09-14 | マルチゲート半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786609A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001345453A (ja) * | 2000-03-27 | 2001-12-14 | Semiconductor Energy Lab Co Ltd | 液晶表示装置及びその作製方法 |
| KR101223530B1 (ko) * | 2006-05-10 | 2013-01-18 | 엘지디스플레이 주식회사 | 액정표시장치용 게이트 구동회로 및 이를 포함하는액정표시장치 |
| US8625038B2 (en) | 2001-06-04 | 2014-01-07 | Gold Charm Limited | Method for setting transistor operating point and circuit therefor, method for changing signal component value and active-matrix liquid crystal display device |
-
1993
- 1993-09-14 JP JP25261993A patent/JPH0786609A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001345453A (ja) * | 2000-03-27 | 2001-12-14 | Semiconductor Energy Lab Co Ltd | 液晶表示装置及びその作製方法 |
| US8625038B2 (en) | 2001-06-04 | 2014-01-07 | Gold Charm Limited | Method for setting transistor operating point and circuit therefor, method for changing signal component value and active-matrix liquid crystal display device |
| KR101223530B1 (ko) * | 2006-05-10 | 2013-01-18 | 엘지디스플레이 주식회사 | 액정표시장치용 게이트 구동회로 및 이를 포함하는액정표시장치 |
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