JPH0590589A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH0590589A JPH0590589A JP24968091A JP24968091A JPH0590589A JP H0590589 A JPH0590589 A JP H0590589A JP 24968091 A JP24968091 A JP 24968091A JP 24968091 A JP24968091 A JP 24968091A JP H0590589 A JPH0590589 A JP H0590589A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
- H10D30/0314—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral top-gate TFTs comprising only a single gate
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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-
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- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 薄膜トランジスタにおいて、オン電流を低下
させることなくオフ電流を低減し、オン・オフ電流比を
高くする。 【構成】 半導体層２のチャネル領域９相当部分に酸化
又はエッチングを施して、半導体層２のソース領域１０
ａ及びドレイン領域１０ｂをチャネル領域９よりも厚肉
となす。よって、予め半導体層２を厚く形成しておく
と、半導体層２は良好な結晶状態となる。また、チャネ
ル領域９の薄肉化を酸化又はエッチングにより行うの
で、半導体層２全体の結晶性が損なわれない。これによ
りオン電流が大きくなる。更に、ソース領域１０ａ及び
ドレイン領域１０ｂは厚肉のまま残されるので、ソース
領域１０ａ及びドレイン領域１０ｂの抵抗は十分に低い
状態となる。これにより、オン電流が低くなり難い。一
方、チャネル領域９が薄肉となっているので、オフ電流
は低減される。このため、オン・オフ電流比を高くする
ことができる。
させることなくオフ電流を低減し、オン・オフ電流比を
高くする。 【構成】 半導体層２のチャネル領域９相当部分に酸化
又はエッチングを施して、半導体層２のソース領域１０
ａ及びドレイン領域１０ｂをチャネル領域９よりも厚肉
となす。よって、予め半導体層２を厚く形成しておく
と、半導体層２は良好な結晶状態となる。また、チャネ
ル領域９の薄肉化を酸化又はエッチングにより行うの
で、半導体層２全体の結晶性が損なわれない。これによ
りオン電流が大きくなる。更に、ソース領域１０ａ及び
ドレイン領域１０ｂは厚肉のまま残されるので、ソース
領域１０ａ及びドレイン領域１０ｂの抵抗は十分に低い
状態となる。これにより、オン電流が低くなり難い。一
方、チャネル領域９が薄肉となっているので、オフ電流
は低減される。このため、オン・オフ電流比を高くする
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置のスイッ
チング素子、或はスタティックＲＡＭ（ＳＲＡＭ）のメ
モリセル内の負荷素子等に用いられる薄膜トランジスタ
（以下、ＴＦＴと略す）及びその製造方法に関するもの
である。
チング素子、或はスタティックＲＡＭ（ＳＲＡＭ）のメ
モリセル内の負荷素子等に用いられる薄膜トランジスタ
（以下、ＴＦＴと略す）及びその製造方法に関するもの
である。
【０００２】
【従来の技術】上記ＴＦＴとして、従来、図６又は図７
に示すものが知られている。図６に示すＴＦＴは、絶縁
性基板３１の上にポリシリコンからなる半導体層３２が
形成されている。この半導体層３２は、両端部がＮ+の
ソース・ドレイン領域４０ａ、４０ｂとなっており、そ
の間の中央部がチャネル領域３９となっている。上記半
導体層３２が形成された基板３１の上には、２箇所に設
けたコンタクトホール３７ａ、３７ｂを除く全面にわた
りゲート絶縁膜３３が形成され、このゲート絶縁膜３３
の上であって、前記チャネル領域３９の上方部分にはゲ
ート電極３４が形成されている。
に示すものが知られている。図６に示すＴＦＴは、絶縁
性基板３１の上にポリシリコンからなる半導体層３２が
形成されている。この半導体層３２は、両端部がＮ+の
ソース・ドレイン領域４０ａ、４０ｂとなっており、そ
の間の中央部がチャネル領域３９となっている。上記半
導体層３２が形成された基板３１の上には、２箇所に設
けたコンタクトホール３７ａ、３７ｂを除く全面にわた
りゲート絶縁膜３３が形成され、このゲート絶縁膜３３
の上であって、前記チャネル領域３９の上方部分にはゲ
ート電極３４が形成されている。
【０００３】この状態の基板３１の上には、前記コンタ
クトホール３７ａ、３７ｂを除いて層間絶縁膜３６が形
成されている。コンタクトホール３７ａ、３７ｂは、層
間絶縁膜３６及び上記ゲート絶縁膜３３を貫通してい
る。層間絶縁膜３６の上には、コンタクトホール３７
ａ、３７ｂに一部充填して電極３８ａ、３８ｂが或る範
囲に形成されている。
クトホール３７ａ、３７ｂを除いて層間絶縁膜３６が形
成されている。コンタクトホール３７ａ、３７ｂは、層
間絶縁膜３６及び上記ゲート絶縁膜３３を貫通してい
る。層間絶縁膜３６の上には、コンタクトホール３７
ａ、３７ｂに一部充填して電極３８ａ、３８ｂが或る範
囲に形成されている。
【０００４】一方、図７に示すＴＦＴは、半導体層３２
を除いて図６のものと同様に形成されており、異なって
いる半導体層３２の部分は次のようになっている。即
ち、半導体層３２のゲート電極３４と対向する中央部に
形成されたチャネル領域３９と左端にあるＮ+のソース
領域４０ａとの間にＮ-の低濃度ソース領域４１ａが形
成され、チャネル領域３９と右端にあるＮ+のドレイン
領域４０ｂとの間にＮ-の低濃度ドレイン領域４１ｂが
形成された、いわゆるＬＤＤ構造となっている。
を除いて図６のものと同様に形成されており、異なって
いる半導体層３２の部分は次のようになっている。即
ち、半導体層３２のゲート電極３４と対向する中央部に
形成されたチャネル領域３９と左端にあるＮ+のソース
領域４０ａとの間にＮ-の低濃度ソース領域４１ａが形
成され、チャネル領域３９と右端にあるＮ+のドレイン
領域４０ｂとの間にＮ-の低濃度ドレイン領域４１ｂが
形成された、いわゆるＬＤＤ構造となっている。
【０００５】ところで、ＴＦＴは、リーク電流（オフ電
流）が小さく、オン電流が大きいという特性、即ちオン
・オフ電流比が高いことが要求される。
流）が小さく、オン電流が大きいという特性、即ちオン
・オフ電流比が高いことが要求される。
【０００６】その理由は、液晶表示装置の場合には、短
時間に絵素電極へ電荷を充電する必要がある為に大きな
オン電流が、また充電された電荷を１フレームの間保持
する必要がある為に低いオフ電流が要求されるからであ
る。また、ＳＲＡＭの場合には、消費電流を低減する為
に低オフ電流が、また耐ノイズ性や耐放射線性を良くし
てメモリセルを安定化させる為に大きなオン電流が要求
されるからである。
時間に絵素電極へ電荷を充電する必要がある為に大きな
オン電流が、また充電された電荷を１フレームの間保持
する必要がある為に低いオフ電流が要求されるからであ
る。また、ＳＲＡＭの場合には、消費電流を低減する為
に低オフ電流が、また耐ノイズ性や耐放射線性を良くし
てメモリセルを安定化させる為に大きなオン電流が要求
されるからである。
【０００７】上述したオン・オフ電流比を高くする手法
としては、従来、以下のように行われていた。例えば、
ポリシリコンＴＦＴの場合、オン電流の増大について
は、結晶粒径の拡大等により結晶性を改善することによ
って行っている。一方のオフ電流の低減については、図
６の半導体層３２を薄膜化してチャネル領域３９を薄く
することにより、或は図７のように半導体層３２をＬＤ
Ｄ構造とすることにより行っている。
としては、従来、以下のように行われていた。例えば、
ポリシリコンＴＦＴの場合、オン電流の増大について
は、結晶粒径の拡大等により結晶性を改善することによ
って行っている。一方のオフ電流の低減については、図
６の半導体層３２を薄膜化してチャネル領域３９を薄く
することにより、或は図７のように半導体層３２をＬＤ
Ｄ構造とすることにより行っている。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た半導体層の薄膜化やＬＤＤ構造化による場合には、オ
ン電流の低下が招来されて、高いオン・オフ電流比を得
ることができないという問題があった。
た半導体層の薄膜化やＬＤＤ構造化による場合には、オ
ン電流の低下が招来されて、高いオン・オフ電流比を得
ることができないという問題があった。
【０００９】即ち、前者の半導体層の薄膜化による場合
は、半導体層が薄くなることにより結晶粒径の拡大化を
余り期待できず、結晶性を改善できにくくオン電流の増
大化を余り図れないでいた。加えて、ソース・ドレイン
領域も薄くなることにより、ソース・ドレイン領域の抵
抗が増加し、ＴＦＴがオン状態の時、ソース・ドレイン
領域の抵抗で電流が制限され、オン電流が低くなってい
た。
は、半導体層が薄くなることにより結晶粒径の拡大化を
余り期待できず、結晶性を改善できにくくオン電流の増
大化を余り図れないでいた。加えて、ソース・ドレイン
領域も薄くなることにより、ソース・ドレイン領域の抵
抗が増加し、ＴＦＴがオン状態の時、ソース・ドレイン
領域の抵抗で電流が制限され、オン電流が低くなってい
た。
【００１０】一方、後者のＬＤＤ構造化による場合は、
オフ電流を低くするためには、前記Ｎ-の低濃度ソース
領域４１ａ及び低濃度ドレイン領域４１ｂの不純物濃度
を低減すること、或は両領域４１ａ及び４１ｂの長さ
（ＬＮ-）を長くすることが必要となるが、いずれの場
合もオフ電流を低くできるもののオン電流も低下し、十
分に高いオン・オフ電流比を得ることが困難であった。
オフ電流を低くするためには、前記Ｎ-の低濃度ソース
領域４１ａ及び低濃度ドレイン領域４１ｂの不純物濃度
を低減すること、或は両領域４１ａ及び４１ｂの長さ
（ＬＮ-）を長くすることが必要となるが、いずれの場
合もオフ電流を低くできるもののオン電流も低下し、十
分に高いオン・オフ電流比を得ることが困難であった。
【００１１】本発明はこのような従来技術の問題点を解
決するためになされたものであり、オン電流を低下させ
ることなくオフ電流を低減し、高いオン・オフ電流比を
有する薄膜トランジスタ及びその製造方法を提供するこ
とを目的とする。
決するためになされたものであり、オン電流を低下させ
ることなくオフ電流を低減し、高いオン・オフ電流比を
有する薄膜トランジスタ及びその製造方法を提供するこ
とを目的とする。
【００１２】
【課題を解決するための手段】本発明の薄膜トランジス
タは、絶縁膜を挟んで片方にゲート電極が、他の片方に
半導体層がそれぞれ形成され、該半導体層の中央部の該
ゲート電極とほぼ対向する部分をチャネル領域となし、
該中央部より一端側をソース領域、他端側をドレイン領
域となしてある薄膜トランジスタにおいて、該半導体層
のソース領域及びドレイン領域が、チャンネル領域より
も厚肉に形成されており、そのことによって上記目的が
達成される。
タは、絶縁膜を挟んで片方にゲート電極が、他の片方に
半導体層がそれぞれ形成され、該半導体層の中央部の該
ゲート電極とほぼ対向する部分をチャネル領域となし、
該中央部より一端側をソース領域、他端側をドレイン領
域となしてある薄膜トランジスタにおいて、該半導体層
のソース領域及びドレイン領域が、チャンネル領域より
も厚肉に形成されており、そのことによって上記目的が
達成される。
【００１３】また、本発明の薄膜トランジスタの製造方
法は、絶縁膜を挟んで片方にゲート電極が、他の片方に
半導体層がそれぞれ形成され、該半導体層の中央部の該
ゲート電極とほぼ対向する部分をチャネル領域となし、
該中央部より一端側をソース領域、他端側をドレイン領
域となした薄膜トランジスタの製造方法において、該半
導体層のチャネル領域相当部分に酸化又はエッチングを
施して、半導体層のソース領域及びドレイン領域をチャ
ネル領域よりも厚肉に形成するので、そのことによって
上記目的が達成される。
法は、絶縁膜を挟んで片方にゲート電極が、他の片方に
半導体層がそれぞれ形成され、該半導体層の中央部の該
ゲート電極とほぼ対向する部分をチャネル領域となし、
該中央部より一端側をソース領域、他端側をドレイン領
域となした薄膜トランジスタの製造方法において、該半
導体層のチャネル領域相当部分に酸化又はエッチングを
施して、半導体層のソース領域及びドレイン領域をチャ
ネル領域よりも厚肉に形成するので、そのことによって
上記目的が達成される。
【００１４】
【作用】本発明にあっては、半導体層のチャネル領域相
当部分に酸化又はエッチングを施して、半導体層のソー
ス領域及びドレイン領域をチャネル領域よりも厚肉とな
す。したがって、予め半導体層を厚く形成しておくと、
半導体層は良好な結晶状態となる。また、チャネル領域
の薄肉化を酸化又はエッチングにより行うので、半導体
層全体の結晶性が損なわれない。これによりオン電流が
大きくなる。更に、ソース領域及びドレイン領域は厚肉
のまま残されるので、ソース領域及びドレイン領域の抵
抗は十分に低い状態となる。これにより、オン電流が低
くなり難い。
当部分に酸化又はエッチングを施して、半導体層のソー
ス領域及びドレイン領域をチャネル領域よりも厚肉とな
す。したがって、予め半導体層を厚く形成しておくと、
半導体層は良好な結晶状態となる。また、チャネル領域
の薄肉化を酸化又はエッチングにより行うので、半導体
層全体の結晶性が損なわれない。これによりオン電流が
大きくなる。更に、ソース領域及びドレイン領域は厚肉
のまま残されるので、ソース領域及びドレイン領域の抵
抗は十分に低い状態となる。これにより、オン電流が低
くなり難い。
【００１５】一方、チャネル領域が薄肉となっているの
で、オフ電流は低減される。
で、オフ電流は低減される。
【００１６】
【実施例】以下、本発明の実施例について説明する。
【００１７】（実施例１）図１に本実施例の薄膜トラン
ジスタを示す。この薄膜トランジスタは、絶縁性基板１
の上にポリシリコン膜２が形成されている。このポリシ
リコン膜２は、両端部が厚肉のソース・ドレイン領域１
０ａ、１０ｂとなっており、その間が薄肉のチャネル領
域９となっている。上記ポリシリコン膜２が形成された
基板１の上には、２箇所に設けたコンタクトホール７
ａ、７ｂを除く全面にわたりゲート絶縁膜３が形成さ
れ、このゲート絶縁膜３の上であって、前記チャネル領
域９の上方部分にはゲート電極４が形成されている。
ジスタを示す。この薄膜トランジスタは、絶縁性基板１
の上にポリシリコン膜２が形成されている。このポリシ
リコン膜２は、両端部が厚肉のソース・ドレイン領域１
０ａ、１０ｂとなっており、その間が薄肉のチャネル領
域９となっている。上記ポリシリコン膜２が形成された
基板１の上には、２箇所に設けたコンタクトホール７
ａ、７ｂを除く全面にわたりゲート絶縁膜３が形成さ
れ、このゲート絶縁膜３の上であって、前記チャネル領
域９の上方部分にはゲート電極４が形成されている。
【００１８】この状態の基板１の上には、前記コンタク
トホール７ａ、７ｂを除いて層間絶縁膜６が形成されて
いる。コンタクトホール７ａ、７ｂは、層間絶縁膜６及
び上記ゲート絶縁膜３を貫通している。層間絶縁膜６の
上には、コンタクトホール７ａ、７ｂに一部充填して電
極８ａ、８ｂが或る範囲に形成されている。
トホール７ａ、７ｂを除いて層間絶縁膜６が形成されて
いる。コンタクトホール７ａ、７ｂは、層間絶縁膜６及
び上記ゲート絶縁膜３を貫通している。層間絶縁膜６の
上には、コンタクトホール７ａ、７ｂに一部充填して電
極８ａ、８ｂが或る範囲に形成されている。
【００１９】次に、この薄膜トランジスタの詳細な構造
を図２に基づいて説明する。先ず、図２（ａ）に示すよ
うに、絶縁性基板１上にポリシリコンからなる半導体層
２を形成する。絶縁性基板１としては、例えば石英やＳ
ｉＯ2、Ｓｉ3Ｎ4等の絶縁膜で覆われたＳｉ基板を用い
た。この上の半導体層２は、例えば原料ガスとしてのＳ
ｉ2Ｈ6（ジシラン）にＮ2を加えたものを用い、かつ、
減圧ＣＶＤ法を使用し、４７０°Ｃの温度、５０Ｐａの
圧力で１０００オングストロームの非晶質シリコンを堆
積した後、熱処理して多結晶化させ形成する。熱処理
は、例えば温度を６００°Ｃ、雰囲気をＮ2とした熱処
理炉の中で２４時間アニールすることにより行った。続
いて、多結晶化した半導体層２を、一般的な手法を用い
て、島状に加工する。なお、非晶質シリコンの形成に
は、プラズマＣＶＤ法やスパッタリング法を使用しても
良い。また、多結晶化はレーザーアニール法を用いても
良い。
を図２に基づいて説明する。先ず、図２（ａ）に示すよ
うに、絶縁性基板１上にポリシリコンからなる半導体層
２を形成する。絶縁性基板１としては、例えば石英やＳ
ｉＯ2、Ｓｉ3Ｎ4等の絶縁膜で覆われたＳｉ基板を用い
た。この上の半導体層２は、例えば原料ガスとしてのＳ
ｉ2Ｈ6（ジシラン）にＮ2を加えたものを用い、かつ、
減圧ＣＶＤ法を使用し、４７０°Ｃの温度、５０Ｐａの
圧力で１０００オングストロームの非晶質シリコンを堆
積した後、熱処理して多結晶化させ形成する。熱処理
は、例えば温度を６００°Ｃ、雰囲気をＮ2とした熱処
理炉の中で２４時間アニールすることにより行った。続
いて、多結晶化した半導体層２を、一般的な手法を用い
て、島状に加工する。なお、非晶質シリコンの形成に
は、プラズマＣＶＤ法やスパッタリング法を使用しても
良い。また、多結晶化はレーザーアニール法を用いても
良い。
【００２０】ところで、半導体層２は、その結晶性が非
晶質シリコンの膜厚が厚い程良好であるので、厚く形成
するとよい。
晶質シリコンの膜厚が厚い程良好であるので、厚く形成
するとよい。
【００２１】次に、図２（ｂ）に示すように半導体層２
が形成された基板１上に、シリコン酸化膜（ＳｉＯ2）
２１及びシリコン窒化膜（Ｓｉ3Ｎ4）２２をこの順に形
成する。シリコン酸化膜２１及びシリコン窒化膜２２は
各々、例えば減圧ＣＶＤ法で２００オングストローム、
４００オングストローム堆積した。
が形成された基板１上に、シリコン酸化膜（ＳｉＯ2）
２１及びシリコン窒化膜（Ｓｉ3Ｎ4）２２をこの順に形
成する。シリコン酸化膜２１及びシリコン窒化膜２２は
各々、例えば減圧ＣＶＤ法で２００オングストローム、
４００オングストローム堆積した。
【００２２】次いで、上側のシリコン窒化膜２２のみに
対し前記チャネル領域９を形成すべき部分をエッチング
して除去し、その後８００°Ｃのスチームを使用して酸
化を行い、図２（ｃ）に示すように、シリコン窒化膜２
２で覆われていない半導体層２部分を薄肉にしてチャネ
ル領域９を形成すると共に、そのチャネル領域９の上方
に厚肉のポリシリコン酸化膜２３を形成する。これによ
り形成されたポリシリコン酸化膜２３は、厚みが１６０
０オングストローム、残ったシリコン酸化膜２１は厚み
が２００オングストロームである。この酸化のとき、シ
リコン窒化膜２２は酸化を抑止するので、半導体層２の
シリコン窒化膜２２で覆われていない部分のみ酸化され
ていき、薄肉のチャネル領域９を形成できる。
対し前記チャネル領域９を形成すべき部分をエッチング
して除去し、その後８００°Ｃのスチームを使用して酸
化を行い、図２（ｃ）に示すように、シリコン窒化膜２
２で覆われていない半導体層２部分を薄肉にしてチャネ
ル領域９を形成すると共に、そのチャネル領域９の上方
に厚肉のポリシリコン酸化膜２３を形成する。これによ
り形成されたポリシリコン酸化膜２３は、厚みが１６０
０オングストローム、残ったシリコン酸化膜２１は厚み
が２００オングストロームである。この酸化のとき、シ
リコン窒化膜２２は酸化を抑止するので、半導体層２の
シリコン窒化膜２２で覆われていない部分のみ酸化され
ていき、薄肉のチャネル領域９を形成できる。
【００２３】次いで、上記ポリシリコン酸化膜２３、シ
リコン酸化膜２１及びシリコン窒化膜２２を除去したあ
と、図２（ｄ）に示すようにＳｉＯ2等からなるゲート
絶縁膜３を、例えばＣＶＤ法によりを約１０００オング
ストローム形成する。
リコン酸化膜２１及びシリコン窒化膜２２を除去したあ
と、図２（ｄ）に示すようにＳｉＯ2等からなるゲート
絶縁膜３を、例えばＣＶＤ法によりを約１０００オング
ストローム形成する。
【００２４】次いで、図２（ｅ）に示すように、ゲート
絶縁膜３の上であって、チャネル領域９が形成された上
方部分に、リン（Ｐ）をドープしたポリシリコンからな
るゲート電極４を、例えば４０００オングストローム程
度形成する。続いて、このゲート電極４をマスクとし
て、前記半導体層２にリン（Ｐ+）をイオン注入してソ
ース領域１０ａとドレイン領域１０ｂとを形成する。残
った部分が前記チャネル領域９となる。イオン注入条件
としては、例えば電圧を１００ｋｅＶとし、イオンの注
入密度を１×１０15ｃｍ-2とした。
絶縁膜３の上であって、チャネル領域９が形成された上
方部分に、リン（Ｐ）をドープしたポリシリコンからな
るゲート電極４を、例えば４０００オングストローム程
度形成する。続いて、このゲート電極４をマスクとし
て、前記半導体層２にリン（Ｐ+）をイオン注入してソ
ース領域１０ａとドレイン領域１０ｂとを形成する。残
った部分が前記チャネル領域９となる。イオン注入条件
としては、例えば電圧を１００ｋｅＶとし、イオンの注
入密度を１×１０15ｃｍ-2とした。
【００２５】次いで、図１に示すように、基板１上に層
間絶縁膜６を形成した後、不純物活性化の為の熱処理を
施した。熱処理条件としては、例えば温度を９５０°Ｃ
として３０分間行った。その後、層間絶縁膜６及びゲー
ト絶縁膜３を貫通し、ソース領域１０ａ及びドレイン領
域１０ｂに達するように、２箇所にコンタクトホール７
ａ、７ｂを開口した後、Ａｌ等からなる導電材料をコン
タクトホール７ａ、７ｂに一部充填して電極８ａ、８ｂ
を形成した。
間絶縁膜６を形成した後、不純物活性化の為の熱処理を
施した。熱処理条件としては、例えば温度を９５０°Ｃ
として３０分間行った。その後、層間絶縁膜６及びゲー
ト絶縁膜３を貫通し、ソース領域１０ａ及びドレイン領
域１０ｂに達するように、２箇所にコンタクトホール７
ａ、７ｂを開口した後、Ａｌ等からなる導電材料をコン
タクトホール７ａ、７ｂに一部充填して電極８ａ、８ｂ
を形成した。
【００２６】なお、この実施例ではチャネル領域９を薄
肉化するのに酸化を用いたが、酸化の代わりにエッチン
グを用いてもよい。具体的には、図３に示すように、基
板１の上に島状の半導体層２を形成した後、その半導体
層２の上にレジスト２４を形成し、このレジスト２４を
マスクとして、一般的なドライエッチング法もしくはウ
エットエッチング法を用いて薄膜化してもよい。
肉化するのに酸化を用いたが、酸化の代わりにエッチン
グを用いてもよい。具体的には、図３に示すように、基
板１の上に島状の半導体層２を形成した後、その半導体
層２の上にレジスト２４を形成し、このレジスト２４を
マスクとして、一般的なドライエッチング法もしくはウ
エットエッチング法を用いて薄膜化してもよい。
【００２７】したがって、このように構成された薄膜ト
ランジスタにおいては、半導体層２のチャネル領域９相
当部分に酸化又はエッチングを施して、半導体層２のソ
ース領域１０ａ及びドレイン領域１０ｂをチャネル領域
９よりも厚肉となす。よって、予め半導体層２を厚く形
成しておくと、半導体層２は良好な結晶状態となる。ま
た、チャネル領域９の薄肉化を酸化又はエッチングによ
り行うので、半導体層２全体の結晶性が損なわれない。
これによりオン電流が大きくなる。更に、ソース領域１
０ａ及びドレイン領域１０ｂは厚肉のまま残されるの
で、ソース領域１０ａ及びドレイン領域１０ｂの抵抗は
十分に低い状態となる。これにより、オン電流が低くな
り難い。
ランジスタにおいては、半導体層２のチャネル領域９相
当部分に酸化又はエッチングを施して、半導体層２のソ
ース領域１０ａ及びドレイン領域１０ｂをチャネル領域
９よりも厚肉となす。よって、予め半導体層２を厚く形
成しておくと、半導体層２は良好な結晶状態となる。ま
た、チャネル領域９の薄肉化を酸化又はエッチングによ
り行うので、半導体層２全体の結晶性が損なわれない。
これによりオン電流が大きくなる。更に、ソース領域１
０ａ及びドレイン領域１０ｂは厚肉のまま残されるの
で、ソース領域１０ａ及びドレイン領域１０ｂの抵抗は
十分に低い状態となる。これにより、オン電流が低くな
り難い。
【００２８】一方、チャネル領域９が薄肉となっている
ので、オフ電流は低減される。このため、オン・オフ電
流比を高くすることができる。
ので、オフ電流は低減される。このため、オン・オフ電
流比を高くすることができる。
【００２９】（実施例２）図４に本発明の他の実施例を
示す。本実施例は、実施例１の場合とは逆に、ゲート電
極４上にゲート絶縁膜３を介して半導体層２が設けられ
た構造としてある。かかる構造の薄膜トランジスタの製
造方法を、図５に基づいて説明する。
示す。本実施例は、実施例１の場合とは逆に、ゲート電
極４上にゲート絶縁膜３を介して半導体層２が設けられ
た構造としてある。かかる構造の薄膜トランジスタの製
造方法を、図５に基づいて説明する。
【００３０】先ず、図５（ａ）に示すように絶縁性基板
１の上に、リンがドープされたポリシリコンからなるゲ
ート電極４を形成し、ゲート電極４が形成された基板１
上の全面にゲート絶縁膜３を形成する。
１の上に、リンがドープされたポリシリコンからなるゲ
ート電極４を形成し、ゲート電極４が形成された基板１
上の全面にゲート絶縁膜３を形成する。
【００３１】次いで、図５（ｂ）に示すように基板１の
上にポリシリコンからなる半導体層２を形成する。この
半導体層２は、実施例１と同様にして形成する。即ち、
原料ガスとしてのＳｉ2Ｈ6（ジシラン）にＮ2を加えた
ものを用い、かつ、減圧ＣＶＤ法を使用し、４７０°Ｃ
の温度、５０Ｐａの圧力で１０００オングストロームの
非晶質シリコンを堆積した後、熱処理して多結晶化させ
形成する。熱処理条件としては、例えば温度を６００°
Ｃ、雰囲気をＮ2とした熱処理炉の中で２４時間アニー
ルすることにより行った。続いて、多結晶化した半導体
層２を、一般的な手法を用いて、島状に加工する。な
お、非晶質シリコンの形成には、プラズマＣＶＤ法やス
パッタリング法を使用しても良い。また、多結晶化はレ
ーザーアニール法を用いても良い。
上にポリシリコンからなる半導体層２を形成する。この
半導体層２は、実施例１と同様にして形成する。即ち、
原料ガスとしてのＳｉ2Ｈ6（ジシラン）にＮ2を加えた
ものを用い、かつ、減圧ＣＶＤ法を使用し、４７０°Ｃ
の温度、５０Ｐａの圧力で１０００オングストロームの
非晶質シリコンを堆積した後、熱処理して多結晶化させ
形成する。熱処理条件としては、例えば温度を６００°
Ｃ、雰囲気をＮ2とした熱処理炉の中で２４時間アニー
ルすることにより行った。続いて、多結晶化した半導体
層２を、一般的な手法を用いて、島状に加工する。な
お、非晶質シリコンの形成には、プラズマＣＶＤ法やス
パッタリング法を使用しても良い。また、多結晶化はレ
ーザーアニール法を用いても良い。
【００３２】次いで、図５（ｃ）に示すように、半導体
層２のチャネル領域９相当部分を薄肉化する。この薄肉
化は、実施例１と同様に行う。即ち、半導体層２が形成
された基板１上に、シリコン酸化膜（ＳｉＯ2）及びシ
リコン窒化膜（Ｓｉ3Ｎ4）をこの順に形成し、上側のシ
リコン窒化膜のみに対してチャネル領域９を形成すべき
部分をエッチングして除去し、その後８００°Ｃのスチ
ームを使用して酸化を行い、シリコン窒化膜で覆われて
いない半導体層２部分を薄肉にしてチャネル領域９を形
成する。このとき、チャネル領域９の上方には、厚肉の
ポリシリコン酸化膜が形成される。
層２のチャネル領域９相当部分を薄肉化する。この薄肉
化は、実施例１と同様に行う。即ち、半導体層２が形成
された基板１上に、シリコン酸化膜（ＳｉＯ2）及びシ
リコン窒化膜（Ｓｉ3Ｎ4）をこの順に形成し、上側のシ
リコン窒化膜のみに対してチャネル領域９を形成すべき
部分をエッチングして除去し、その後８００°Ｃのスチ
ームを使用して酸化を行い、シリコン窒化膜で覆われて
いない半導体層２部分を薄肉にしてチャネル領域９を形
成する。このとき、チャネル領域９の上方には、厚肉の
ポリシリコン酸化膜が形成される。
【００３３】次いで、上記ポリシリコン酸化膜をマスク
として、半導体層２にリンをイオン注入し、ソース領域
１０ａとドレイン領域１０ｂを形成する。残った部分が
前記チャネル領域９となる。イオン注入条件としては、
例えば電圧を１００ｋｅＶとし、イオンの注入密度を１
×１０15ｃｍ-2とした。なお、マスクとしては、ポリシ
リコン酸化膜の代わりに、図５（ｄ）に示すように新た
なレジストパターン２５を形成して行ってもよい。
として、半導体層２にリンをイオン注入し、ソース領域
１０ａとドレイン領域１０ｂを形成する。残った部分が
前記チャネル領域９となる。イオン注入条件としては、
例えば電圧を１００ｋｅＶとし、イオンの注入密度を１
×１０15ｃｍ-2とした。なお、マスクとしては、ポリシ
リコン酸化膜の代わりに、図５（ｄ）に示すように新た
なレジストパターン２５を形成して行ってもよい。
【００３４】次いで、図４に示すように、基板１上に層
間絶縁膜６を形成した後、不純物活性化の為の熱処理を
施した。熱処理条件としては、例えば温度を９５０°Ｃ
として３０分間行った。その後、層間絶縁膜６を貫通
し、ソース領域１０ａ及びドレイン領域１０ｂに達する
ように、２箇所にコンタクトホール７ａ、７ｂを開口し
た後、Ａｌ等からなる導電材料をコンタクトホール７
ａ、７ｂに一部充填して電極８ａ、８ｂを形成した。
間絶縁膜６を形成した後、不純物活性化の為の熱処理を
施した。熱処理条件としては、例えば温度を９５０°Ｃ
として３０分間行った。その後、層間絶縁膜６を貫通
し、ソース領域１０ａ及びドレイン領域１０ｂに達する
ように、２箇所にコンタクトホール７ａ、７ｂを開口し
た後、Ａｌ等からなる導電材料をコンタクトホール７
ａ、７ｂに一部充填して電極８ａ、８ｂを形成した。
【００３５】したがって、このように構成された薄膜ト
ランジスタにおいても、前同様にオン・オフ電流比を高
くすることができる。
ランジスタにおいても、前同様にオン・オフ電流比を高
くすることができる。
【００３６】なお、この実施例においても薄肉のチャネ
ル領域９を形成する場合、酸化の代わりにドライエッチ
ング又はウエットエッチング法を用いてもよい。
ル領域９を形成する場合、酸化の代わりにドライエッチ
ング又はウエットエッチング法を用いてもよい。
【００３７】
【発明の効果】以上詳述したように本発明によれば、オ
ン・オフ電流比を高くすることが可能となり、液晶表示
装置に組み込まれた場合には絵素電極へ電荷を短時間で
充電でき、また充電された電荷を１フレームの間十分に
保持することができる。更に、ＳＲＡＭに組み込まれた
場合には、消費電流を低減でき、また耐ノイズ性や耐放
射線性を良くしてメモリセルを安定化できる。
ン・オフ電流比を高くすることが可能となり、液晶表示
装置に組み込まれた場合には絵素電極へ電荷を短時間で
充電でき、また充電された電荷を１フレームの間十分に
保持することができる。更に、ＳＲＡＭに組み込まれた
場合には、消費電流を低減でき、また耐ノイズ性や耐放
射線性を良くしてメモリセルを安定化できる。
【図１】本実施例の薄膜トランジスタを示す断面図であ
る。
る。
【図２】その薄膜トランジスタの製造プロセスを示す工
程図（断面図）である。
程図（断面図）である。
【図３】チャネル領域の薄肉化に酸化の代わりにエッチ
ングを用いる場合を説明図（断面図）である。
ングを用いる場合を説明図（断面図）である。
【図４】本発明の他の実施例を示す断面図である。
【図５】他の実施例に係る薄膜トランジスタの製造プロ
セスを示す工程図（断面図）である。
セスを示す工程図（断面図）である。
【図６】従来の薄膜トランジスタを示す断面図である。
【図７】他の従来の薄膜トランジスタを示す断面図であ
る。
る。
１ 基板 ２ 半導体層 ３ ゲート絶縁膜 ４ ゲート電極 ６ 層間絶縁膜 ７ａ、７ｂ コンタクトホール ８ａ、８ｂ 電極 ９ チャネル領域 １０ａ ソース領域 １０ｂ ドレイン領域 ２１ シリコン酸化膜 ２２ シリコン窒化膜 ２３ ポリシリコン酸化膜 ２４ レジスト
Claims (2)
- 【請求項１】 絶縁膜を挟んで片方にゲート電極が、他
の片方に半導体層がそれぞれ形成され、該半導体層の中
央部の該ゲート電極とほぼ対向する部分をチャネル領域
となし、該中央部より一端側をソース領域、他端側をド
レイン領域となしてある薄膜トランジスタにおいて、 該半導体層のソース領域及びドレイン領域が、チャネル
領域よりも厚肉に形成された薄膜トランジスタ。 - 【請求項２】 絶縁膜を挟んで片方にゲート電極が、他
の片方に半導体層がそれぞれ形成され、該半導体層の中
央部の該ゲート電極とほぼ対向する部分をチャネル領域
となし、該中央部より一端側をソース領域、他端側をド
レイン領域となした薄膜トランジスタの製造方法におい
て、 該半導体層のチャネル領域相当部分に酸化又はエッチン
グを施して、ソース領域及びドレイン領域をチャネル領
域よりも厚肉に形成する薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24968091A JPH0590589A (ja) | 1991-09-27 | 1991-09-27 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24968091A JPH0590589A (ja) | 1991-09-27 | 1991-09-27 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590589A true JPH0590589A (ja) | 1993-04-09 |
Family
ID=17196609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24968091A Withdrawn JPH0590589A (ja) | 1991-09-27 | 1991-09-27 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590589A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0635880A1 (fr) * | 1993-07-22 | 1995-01-25 | Commissariat A L'energie Atomique | Procédé de fabrication d'un transistor en technologie silicium sur isolant |
| US5792678A (en) * | 1996-05-02 | 1998-08-11 | Motorola, Inc. | Method for fabricating a semiconductor on insulator device |
| US6337232B1 (en) | 1995-06-07 | 2002-01-08 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabrication of a crystalline silicon thin film semiconductor with a thin channel region |
| US6797550B2 (en) | 2001-12-21 | 2004-09-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method therefor |
| US6911358B2 (en) | 2001-12-28 | 2005-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US7050878B2 (en) | 2001-11-22 | 2006-05-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductror fabricating apparatus |
| US7133737B2 (en) | 2001-11-30 | 2006-11-07 | Semiconductor Energy Laboratory Co., Ltd. | Program for controlling laser apparatus and recording medium for recording program for controlling laser apparatus and capable of being read out by computer |
| CN100399177C (zh) * | 1995-02-15 | 2008-07-02 | 株式会社半导体能源研究所 | 液晶显示器件 |
-
1991
- 1991-09-27 JP JP24968091A patent/JPH0590589A/ja not_active Withdrawn
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2708142A1 (fr) * | 1993-07-22 | 1995-01-27 | Commissariat Energie Atomique | Procédé de fabrication d'un transistor en technologie silicium sur isolant. |
| US5439836A (en) * | 1993-07-22 | 1995-08-08 | Commissariat A L'energie Atomique | Method for producing a silicon technology transistor on a nonconductor |
| EP0635880A1 (fr) * | 1993-07-22 | 1995-01-25 | Commissariat A L'energie Atomique | Procédé de fabrication d'un transistor en technologie silicium sur isolant |
| US6541795B2 (en) | 1994-06-14 | 2003-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Thin film semiconductor device and production method for the same |
| CN100399177C (zh) * | 1995-02-15 | 2008-07-02 | 株式会社半导体能源研究所 | 液晶显示器件 |
| US6337232B1 (en) | 1995-06-07 | 2002-01-08 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabrication of a crystalline silicon thin film semiconductor with a thin channel region |
| US5792678A (en) * | 1996-05-02 | 1998-08-11 | Motorola, Inc. | Method for fabricating a semiconductor on insulator device |
| US7050878B2 (en) | 2001-11-22 | 2006-05-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductror fabricating apparatus |
| US7439115B2 (en) | 2001-11-22 | 2008-10-21 | Semiconductor Eneregy Laboratory Co., Ltd. | Semiconductor fabricating apparatus |
| US7133737B2 (en) | 2001-11-30 | 2006-11-07 | Semiconductor Energy Laboratory Co., Ltd. | Program for controlling laser apparatus and recording medium for recording program for controlling laser apparatus and capable of being read out by computer |
| US7588974B2 (en) | 2001-11-30 | 2009-09-15 | Semiconductor Energy Laboratory Co., Ltd. | Program for controlling laser apparatus and recording medium for recording program for controlling laser apparatus and capable of being read out by computer |
| US6797550B2 (en) | 2001-12-21 | 2004-09-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method therefor |
| US7319055B2 (en) | 2001-12-21 | 2008-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device utilizing crystallization of semiconductor region with laser beam |
| US6911358B2 (en) | 2001-12-28 | 2005-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US7129121B2 (en) | 2001-12-28 | 2006-10-31 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US7635883B2 (en) | 2001-12-28 | 2009-12-22 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |