JPH03173480A - 基板の上に横たわる多層導電ラインを有する半導体装置を製作するための方法 - Google Patents
基板の上に横たわる多層導電ラインを有する半導体装置を製作するための方法Info
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- JPH03173480A JPH03173480A JP2341158A JP34115890A JPH03173480A JP H03173480 A JPH03173480 A JP H03173480A JP 2341158 A JP2341158 A JP 2341158A JP 34115890 A JP34115890 A JP 34115890A JP H03173480 A JPH03173480 A JP H03173480A
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- H10D30/01—Manufacture or treatment
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- H10D30/0411—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having floating gates
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D64/01—Manufacture or treatment
- H10D64/031—Manufacture or treatment of data-storage electrodes
- H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
発明の分野
この発明は、半導体装置を制作するための方法に関する
ものであり、より特定的には、フローティングゲート電
界効果トランジスタのための制御ゲートラインを製作す
るための方法に関するものである。
ものであり、より特定的には、フローティングゲート電
界効果トランジスタのための制御ゲートラインを製作す
るための方法に関するものである。
関連技術の説明
従来のフローティングゲート電界効果トランジスタ（Ｆ
ＥＴ）のゲート構造は、基板の上に設けられたゲート酸
化物層と、ゲート酸化物層の上に設けられたフローティ
ングゲートと、ゲート間酸化物層によりフローティング
ゲートから分離された制御ゲートとを含む。制御ゲート
は従来、ポリシリコン層、または、ポリシリコン層の上
に横たわるシリサイド層を有するポリシリコン層から形
成されてきた。制御ゲートは、ポリシリコンゲートによ
り与えられる素子特性を保持するために、通常、ゲート
間酸化物に隣接したポリシリコン層で制作される。
ＥＴ）のゲート構造は、基板の上に設けられたゲート酸
化物層と、ゲート酸化物層の上に設けられたフローティ
ングゲートと、ゲート間酸化物層によりフローティング
ゲートから分離された制御ゲートとを含む。制御ゲート
は従来、ポリシリコン層、または、ポリシリコン層の上
に横たわるシリサイド層を有するポリシリコン層から形
成されてきた。制御ゲートは、ポリシリコンゲートによ
り与えられる素子特性を保持するために、通常、ゲート
間酸化物に隣接したポリシリコン層で制作される。
半導体装置の速度を増加させ、かつ電力消費を減少させ
るという要望は、シリサイドのより低い抵抗率を利用す
るために、ポリシリコン層の上に横たわるシリサイド層
を含む多層構造の利用を刺激してきた。いくつかの問題
が、シリサイド層をポリシリコン層の上に形成すること
に関連する。
るという要望は、シリサイドのより低い抵抗率を利用す
るために、ポリシリコン層の上に横たわるシリサイド層
を含む多層構造の利用を刺激してきた。いくつかの問題
が、シリサイド層をポリシリコン層の上に形成すること
に関連する。
１つのそのような問題は、シリサイドがポリシリコンに
付着するであろうことを確実にするために、ポリシリコ
ンのドーピングレベルは低くなければならないというこ
とである。不十分な付着は、シリサイドリフトオフおよ
び装置故障をもたらす。
付着するであろうことを確実にするために、ポリシリコ
ンのドーピングレベルは低くなければならないというこ
とである。不十分な付着は、シリサイドリフトオフおよ
び装置故障をもたらす。
おおよそ５ｘ１０１９ ｃｍ−３までのドーピングレベ
ルが利用されてきたが、より大きいドーピングレベルは
容認できる限界をこえる装置故障の確率を増加させる。
ルが利用されてきたが、より大きいドーピングレベルは
容認できる限界をこえる装置故障の確率を増加させる。
ポリシリコン層に対して５ｘｌＱ１９ｃｍ−”より低い
ドーピングレベルは、より大きい抵抗率および電力消費
を創作し、かつ、速度を減少させる。さらに、ポリシリ
コンは通常Ｎ型ドーパントでドープされるので、ＣＭＯ
３素子の製作においては、ポリシリコン層の低いドーピ
ングレベルにより、Ｐ型ドーパント（Ｐチャネル素子に
おいてソースおよびドレイン領域を形成するために利用
される）がポリシリコン層のドーピング（または導電形
）を中和するか、または反転させる。Ｎ型ドーピングか
らＰ型ドーピングへのポリシリコン層の導電率の反転は
、装置のしきい値電圧（Ｖ、）を過激に変化させる。
ドーピングレベルは、より大きい抵抗率および電力消費
を創作し、かつ、速度を減少させる。さらに、ポリシリ
コンは通常Ｎ型ドーパントでドープされるので、ＣＭＯ
３素子の製作においては、ポリシリコン層の低いドーピ
ングレベルにより、Ｐ型ドーパント（Ｐチャネル素子に
おいてソースおよびドレイン領域を形成するために利用
される）がポリシリコン層のドーピング（または導電形
）を中和するか、または反転させる。Ｎ型ドーピングか
らＰ型ドーピングへのポリシリコン層の導電率の反転は
、装置のしきい値電圧（Ｖ、）を過激に変化させる。
多層制御ゲートの形成に関連するさらなる問題は、シリ
サイド層が析出される前にポリシリコン層がドープされ
るように、装置は、ポリシリコン層の析出の後に炉管ま
たは真空チャンバから除去されなければならないという
ことである。装置が炉管から除去されるたびに、２つの
問題のうち１つが起こる。ウェーハを挿入するための炉
管の冷却により、管壁の上に蓄積されたポリシリコンが
、ポリシリコンおよび石英の熱膨張の発散係数によって
炉管を歪めるかまたは折る。代わりに、管が高い温度で
保持され、かつ、ウェーハが熱い管に挿入されれば、た
とえ不活性気体の流れが与えられても、歩留り問題を引
起こすウェーハ酸化の高いリスクがある。
サイド層が析出される前にポリシリコン層がドープされ
るように、装置は、ポリシリコン層の析出の後に炉管ま
たは真空チャンバから除去されなければならないという
ことである。装置が炉管から除去されるたびに、２つの
問題のうち１つが起こる。ウェーハを挿入するための炉
管の冷却により、管壁の上に蓄積されたポリシリコンが
、ポリシリコンおよび石英の熱膨張の発散係数によって
炉管を歪めるかまたは折る。代わりに、管が高い温度で
保持され、かつ、ウェーハが熱い管に挿入されれば、た
とえ不活性気体の流れが与えられても、歩留り問題を引
起こすウェーハ酸化の高いリスクがある。
酸化の問題は、埋込みコンタクトが形成されればより厳
しい。埋込みコンタクトは、埋込みコンタクトが形成さ
れるべき領域におけるゲート酸化物およびゲート間酸化
物の除去を必要とする。このことは、基板を露出させて
おき、かつ、埋込みコンタクト領域における基板の酸化
は、ウェーハが熱炉管に挿入されるので、ダイをだめに
するであろう。
しい。埋込みコンタクトは、埋込みコンタクトが形成さ
れるべき領域におけるゲート酸化物およびゲート間酸化
物の除去を必要とする。このことは、基板を露出させて
おき、かつ、埋込みコンタクト領域における基板の酸化
は、ウェーハが熱炉管に挿入されるので、ダイをだめに
するであろう。
発明の概要
それゆえに、この発明の目的は、フローティングゲート
電界効果トランジスタを製作する改善された方法を提供
することである。
電界効果トランジスタを製作する改善された方法を提供
することである。
この発明のさらなる目的は、ゲート間酸化物に隣接した
高くドープされたポリシリコン層を含む多層制御ゲート
を有するフローティングゲートＦＥＴを製作する方法を
提供することである。
高くドープされたポリシリコン層を含む多層制御ゲート
を有するフローティングゲートＦＥＴを製作する方法を
提供することである。
この発明の別の目的は、シリサイド層の、下にあるポリ
シリコン層への付着を改善する多層制御ゲートを有する
フローティングゲートＦＥＴを制作する方法を提供する
ことである。
シリコン層への付着を改善する多層制御ゲートを有する
フローティングゲートＦＥＴを制作する方法を提供する
ことである。
この発明の別の目的は、１つの真空チャンバポンプを下
降させて多層導電ラインを製作する方法を提供すること
である。
降させて多層導電ラインを製作する方法を提供すること
である。
この発明に従うフローティングゲート電界効果トランジ
スタを製作するための方法は、（ａ）基板の上にゲート
酸化物を設けるステップと、（ｂ）ゲート酸化物の上に
フローティングゲートラインを設けるステップと、（ｃ
）ゲート酸化物およびフローティングゲートラインの上
に横たわるゲート間酸化物層を設けるステップと、（ｄ
）ゲート間酸化物層の上に横たわる第１のドープされな
いポリシリコン層と、第１のポリシリコン層の上に横た
わるシリサイド層と、シリサイド層の上に横たわる第２
のドープされないポリシリコン層とを含む、制御ゲート
層を設けるステップと、（ｅ）ＰＯＣｌ２を含む環境に
おいて制御ゲート層をアニールするステップと、（ｆ）
制御ゲートラインを形成するために制御ゲート層をエツ
チングするステップと、（ｇ）フローティングゲートを
形成するために制御ゲートラインをマスクとして使用し
てフローティングゲートラインをエツチングするステッ
プと、（ｈ）制御ゲートラインをマスクとして使用して
ソースおよびドレイン領域を注入するステップとを含む
。
スタを製作するための方法は、（ａ）基板の上にゲート
酸化物を設けるステップと、（ｂ）ゲート酸化物の上に
フローティングゲートラインを設けるステップと、（ｃ
）ゲート酸化物およびフローティングゲートラインの上
に横たわるゲート間酸化物層を設けるステップと、（ｄ
）ゲート間酸化物層の上に横たわる第１のドープされな
いポリシリコン層と、第１のポリシリコン層の上に横た
わるシリサイド層と、シリサイド層の上に横たわる第２
のドープされないポリシリコン層とを含む、制御ゲート
層を設けるステップと、（ｅ）ＰＯＣｌ２を含む環境に
おいて制御ゲート層をアニールするステップと、（ｆ）
制御ゲートラインを形成するために制御ゲート層をエツ
チングするステップと、（ｇ）フローティングゲートを
形成するために制御ゲートラインをマスクとして使用し
てフローティングゲートラインをエツチングするステッ
プと、（ｈ）制御ゲートラインをマスクとして使用して
ソースおよびドレイン領域を注入するステップとを含む
。
好ましい実施例の説明
この発明は、第１図から第７図を参照して説明されるで
あろう。この発明の方法は、下のフローティングゲート
電界効果トランジスタの製作において特に役立ちかつ説
明される。しかしながら、この発明の方法は、パイボー
ラ工程かまたはＭＯ８工程における半導体装置のための
いかなる導電ラインの形成にも適用できる。たとえば、
この発明の方法は、バイポーラ素子に対する導電ライン
または非フローティングゲート電界効果トランジスタの
ためのゲート構造を製作するために使用されてもよい。
あろう。この発明の方法は、下のフローティングゲート
電界効果トランジスタの製作において特に役立ちかつ説
明される。しかしながら、この発明の方法は、パイボー
ラ工程かまたはＭＯ８工程における半導体装置のための
いかなる導電ラインの形成にも適用できる。たとえば、
この発明の方法は、バイポーラ素子に対する導電ライン
または非フローティングゲート電界効果トランジスタの
ためのゲート構造を製作するために使用されてもよい。
第１図を参照して、この発明の方法は、ゲート酸化物１
２を形成するために熱酸化される基板１０から始まる。
２を形成するために熱酸化される基板１０から始まる。
その代わりに、ゲート酸化物１２は析出された酸化物で
あってもよいが、熱酸化物は、ゲート酸化物として使用
するためにより適切なより高い品質の酸化物であると考
えられる。その後、個々の電界効果トランジスタが形成
されるであろう活性領域を規定するために、フィールド
酸化膜領域（図示せず）が設けられる。
あってもよいが、熱酸化物は、ゲート酸化物として使用
するためにより適切なより高い品質の酸化物であると考
えられる。その後、個々の電界効果トランジスタが形成
されるであろう活性領域を規定するために、フィールド
酸化膜領域（図示せず）が設けられる。
フローティングゲート材料の層１４はゲート酸化物１２
の上に設けられる。この発明の好ましい実施例において
、フローティングゲート材料の層１４はポリシリコンか
ら形成される。フローティングゲート材料の層１４は、
おおよそ１００ＯＡから３０００Ａの範囲にわたる厚さ
を有してもよく、かつ、好ましい実施例においてはおお
よそ１５００人である。フローティングゲート材料の層
１４は、その後、オキシ塩化リン（ＰＯＣｌ２）を含む
雰囲気において装置をアニールすることによりドープさ
れる。このアニールは、フローティングゲート材料の層
１４におおよそ１ｘ１０２０ｃｍ−３のドーピング濃度
を与えるのに十分な時間の間貸なわれる。好ましい実施
例においては、ＰＯＣｌ３濃度はおおよそ０． １％で
あり、かっ、装置はおおよそ１５分の問おおよそ８７５
°Ｃの温度においてアニールされる。その後、フローテ
ィングゲート材料の層１４は、第７図の単純化された平
面図に示されるようなフローティングゲートライン１４
を形成するためにエツチングされる。
の上に設けられる。この発明の好ましい実施例において
、フローティングゲート材料の層１４はポリシリコンか
ら形成される。フローティングゲート材料の層１４は、
おおよそ１００ＯＡから３０００Ａの範囲にわたる厚さ
を有してもよく、かつ、好ましい実施例においてはおお
よそ１５００人である。フローティングゲート材料の層
１４は、その後、オキシ塩化リン（ＰＯＣｌ２）を含む
雰囲気において装置をアニールすることによりドープさ
れる。このアニールは、フローティングゲート材料の層
１４におおよそ１ｘ１０２０ｃｍ−３のドーピング濃度
を与えるのに十分な時間の間貸なわれる。好ましい実施
例においては、ＰＯＣｌ３濃度はおおよそ０． １％で
あり、かっ、装置はおおよそ１５分の問おおよそ８７５
°Ｃの温度においてアニールされる。その後、フローテ
ィングゲート材料の層１４は、第７図の単純化された平
面図に示されるようなフローティングゲートライン１４
を形成するためにエツチングされる。
ゲート間酸化物層１６は、ゲート酸化物１２およびフロ
ーティングゲートライン１４の上に設けられる。好まし
い実施例においては、ゲート間酸化物層１６は、ドライ
酸素およびｆ（ｃＩを含む環境においておおよそ１０分
間おおよそ１１００℃で装置をアニールすることにより
成長させられた、２００人の熱酸化物である。その代わ
りに、ゲート間酸化物１６は析出された酸化物であって
もよい。
ーティングゲートライン１４の上に設けられる。好まし
い実施例においては、ゲート間酸化物層１６は、ドライ
酸素およびｆ（ｃＩを含む環境においておおよそ１０分
間おおよそ１１００℃で装置をアニールすることにより
成長させられた、２００人の熱酸化物である。その代わ
りに、ゲート間酸化物１６は析出された酸化物であって
もよい。
最後に制御ゲートラインを形成する層の形成は、第２図
を参照して説明される。まず、おおよそ５０人から５０
００Ａの範囲にわたり、好ましい実施例においては２０
０ＯＡの厚さを有するドープされないポリシリコン層１
８がゲート間酸化物１６の上に設けられる。ポリシリコ
ン層１８は、従来の析出技術を使って、ドープされない
層として形成される。それから、シリサイド層２０がポ
リシリコン層１８の上に設けられる。シリサイドはＴａ
Ｓｉ２、ＷＳｉ２、ＴｉＳｉ２およびＭｏ５１２を含む
グループから選択されてもよく、ＷＳｉ２、好ましいシ
リサイドは、たとえばおおよそ６００°Ｃの温度で５ｉ
Ｈ２Ｃ１２およびＷＦ６を含む環境において析出される
。シリサイド層２０の厚さはおおよそ５００人から５０
００への範囲に亘ってもよく、好ましい実施例における
シリサイド層２０はおおよそ２００ＯＡの厚さである。
を参照して説明される。まず、おおよそ５０人から５０
００Ａの範囲にわたり、好ましい実施例においては２０
０ＯＡの厚さを有するドープされないポリシリコン層１
８がゲート間酸化物１６の上に設けられる。ポリシリコ
ン層１８は、従来の析出技術を使って、ドープされない
層として形成される。それから、シリサイド層２０がポ
リシリコン層１８の上に設けられる。シリサイドはＴａ
Ｓｉ２、ＷＳｉ２、ＴｉＳｉ２およびＭｏ５１２を含む
グループから選択されてもよく、ＷＳｉ２、好ましいシ
リサイドは、たとえばおおよそ６００°Ｃの温度で５ｉ
Ｈ２Ｃ１２およびＷＦ６を含む環境において析出される
。シリサイド層２０の厚さはおおよそ５００人から５０
００への範囲に亘ってもよく、好ましい実施例における
シリサイド層２０はおおよそ２００ＯＡの厚さである。
ドープされないポリシリコン層２２がその後シリサイド
層２０の上に設けられる。ポリシリコン層２２の厚さは
おおよそ５０人から２５００Ａであってもよく、好まし
い実施例ではおおよそ１０００人の厚さを有する。
層２０の上に設けられる。ポリシリコン層２２の厚さは
おおよそ５０人から２５００Ａであってもよく、好まし
い実施例ではおおよそ１０００人の厚さを有する。
ポリシリコン層１８および２２は、これらの層のシリサ
イド層２０への付着を改善するために、ドープされない
ポリシリコンとして形成される。
イド層２０への付着を改善するために、ドープされない
ポリシリコンとして形成される。
ポリシリコン層１８、シリサイド層２０およびポリシリ
コン層２２を含む３つの制御ゲート層が形成された後、
ポリシリコン層１８および２２が、ＰＯＣｌ３環境にお
いて装置をアニールすることによりドープされる。ポリ
シリコン層１８および２２における所望の不純物濃度（
ドーピングレベル）はおおよそ５ｘ１０１９ ｃｍ−３
より大きく、かつ、好ましい実施例においてドーピング
レベルはおおよそ３−５ｘｌＯ２°ｃｍ−３である。好
ましい実施例において、ポリシリコン層１８および２２
は、窒素キャリア、おおよそ０．１％のＰＯＣｌ３およ
びゼおよそ５％の酸素を含む環境においてドープされる
。アニールは、おおよそ３０分間おおよそ８７５℃で行
なわれる。ポリシリコン層１８のドーピングはシリサイ
ド層２０の存在により悪影響を及ぼされない。
コン層２２を含む３つの制御ゲート層が形成された後、
ポリシリコン層１８および２２が、ＰＯＣｌ３環境にお
いて装置をアニールすることによりドープされる。ポリ
シリコン層１８および２２における所望の不純物濃度（
ドーピングレベル）はおおよそ５ｘ１０１９ ｃｍ−３
より大きく、かつ、好ましい実施例においてドーピング
レベルはおおよそ３−５ｘｌＯ２°ｃｍ−３である。好
ましい実施例において、ポリシリコン層１８および２２
は、窒素キャリア、おおよそ０．１％のＰＯＣｌ３およ
びゼおよそ５％の酸素を含む環境においてドープされる
。アニールは、おおよそ３０分間おおよそ８７５℃で行
なわれる。ポリシリコン層１８のドーピングはシリサイ
ド層２０の存在により悪影響を及ぼされない。
この発明に従えば、装置は、層が形成されるに従い個々
の層をドープするために、これらの層を析出するために
使用された真空チャンバから除去されることを必要とさ
れないので、１個のポンプダウンサイクルを利用して、
ポリシリコン層１８、シリサイド層２０およびポリシリ
コン層２２を形成することが可能である。
の層をドープするために、これらの層を析出するために
使用された真空チャンバから除去されることを必要とさ
れないので、１個のポンプダウンサイクルを利用して、
ポリシリコン層１８、シリサイド層２０およびポリシリ
コン層２２を形成することが可能である。
ポリシリコン層１８および２２がドープされた後、キャ
ップ形成酸化物層２４がポリシリコン層２２の上に形成
される。好ましい実施例において、キャップ形成酸化物
層２４はおおよそ１０００人の厚さを有する熱酸化物で
あり、おおよそ５０分の期間の間おおよそ９００℃の温
度でドライ酸素およびＨＣｌを含む雰囲気における酸化
によって形成される。
ップ形成酸化物層２４がポリシリコン層２２の上に形成
される。好ましい実施例において、キャップ形成酸化物
層２４はおおよそ１０００人の厚さを有する熱酸化物で
あり、おおよそ５０分の期間の間おおよそ９００℃の温
度でドライ酸素およびＨＣｌを含む雰囲気における酸化
によって形成される。
制御ゲートラインを形成するための、制御ゲート層１８
．２０．２２および酸化物層２４のエツチングは、第３
図を参照して説明される。ホトレジスト層（図示せず）
は酸化物層２４の上に形成され、かつ、従来のリフトオ
フ工程を使ってその後パターン化され、ホトレジストが
、制御ゲートラインを形成するであろう制御ゲート層お
よび酸化物層２４の部分の上に残る。それから、シリコ
ン酸化物に対して有効なエッチャントを使用して酸化物
層２４がエツチングされ、その後、ポリシリコン層１８
、シリサイド層２０およびポリシリコン層２２がポリシ
リコンをエツチングするのに有効なエッチャントを使用
してエツチングされる。
．２０．２２および酸化物層２４のエツチングは、第３
図を参照して説明される。ホトレジスト層（図示せず）
は酸化物層２４の上に形成され、かつ、従来のリフトオ
フ工程を使ってその後パターン化され、ホトレジストが
、制御ゲートラインを形成するであろう制御ゲート層お
よび酸化物層２４の部分の上に残る。それから、シリコ
ン酸化物に対して有効なエッチャントを使用して酸化物
層２４がエツチングされ、その後、ポリシリコン層１８
、シリサイド層２０およびポリシリコン層２２がポリシ
リコンをエツチングするのに有効なエッチャントを使用
してエツチングされる。
ポリシリコンをエツチングするのに有効なエッチャント
は一般に、シリコン酸化物に対して選択的でないため、
ゲート間酸化物１６はエツチングストップ層として役立
つ。このエツチング工程は制御ゲートライン２６（第６
図）を形成する。フローティングゲートライン１４と制
御ゲートライン２６との関係は第７図の平面図に示され
る。第３図の断面図は第７図の矢印Ａの方向である。
は一般に、シリコン酸化物に対して選択的でないため、
ゲート間酸化物１６はエツチングストップ層として役立
つ。このエツチング工程は制御ゲートライン２６（第６
図）を形成する。フローティングゲートライン１４と制
御ゲートライン２６との関係は第７図の平面図に示され
る。第３図の断面図は第７図の矢印Ａの方向である。
第４図を参照して、ゲート間酸化物１６は、制御ゲート
ライン２６をマスクとして利用してエツチングされ、そ
れから制御ゲートライン２６の下にないフローティング
ゲートライン１４の部分がエツチングにより除去され、
エツチングにより除去されたフローティングゲートライ
ンの部分は第７図の１５１および１５２で示される。フ
ローティングゲート１１４を形成するためのフローティ
ングゲートライン１４のエツチングは、ゲート構造２８
の製作を完成する。第７図における矢印Ｂの方向の図に
対応する第５Ａ図は、ゲート間酸化物１６および制御ゲ
ートライン２６（層１８．２０および２２を含む）の下
のフローティングゲート１１４を示す。ゲート構造２８
は、その後、自己整合したソースおよびドレイン領域３
６．３８を注入するためにマスクとして利用される。そ
の後、ソース／ドレイン注入が駆動されて、フローティ
ングゲート１１４を電気的に絶縁するために厚い熱酸化
物（図示せず）がゲート構造２８の側に成長する。電界
効果トランジスタの製作は、従来の技術に従うメタライ
ゼーション層およびパッシベーション層を設けることに
より完了する。
ライン２６をマスクとして利用してエツチングされ、そ
れから制御ゲートライン２６の下にないフローティング
ゲートライン１４の部分がエツチングにより除去され、
エツチングにより除去されたフローティングゲートライ
ンの部分は第７図の１５１および１５２で示される。フ
ローティングゲート１１４を形成するためのフローティ
ングゲートライン１４のエツチングは、ゲート構造２８
の製作を完成する。第７図における矢印Ｂの方向の図に
対応する第５Ａ図は、ゲート間酸化物１６および制御ゲ
ートライン２６（層１８．２０および２２を含む）の下
のフローティングゲート１１４を示す。ゲート構造２８
は、その後、自己整合したソースおよびドレイン領域３
６．３８を注入するためにマスクとして利用される。そ
の後、ソース／ドレイン注入が駆動されて、フローティ
ングゲート１１４を電気的に絶縁するために厚い熱酸化
物（図示せず）がゲート構造２８の側に成長する。電界
効果トランジスタの製作は、従来の技術に従うメタライ
ゼーション層およびパッシベーション層を設けることに
より完了する。
埋込みコンタクトを有するフローティングゲート電界効
果トランジスタを形成するためのこの発明の利用は、第
５Ｂ図および第６図を参照して説明される。第６図に示
されるように、埋込みコンタクトの１つの例は、隣接し
た制御ゲートライン２６＋の上に形成された電界効果ト
ランジスタのドレイン領域３８１につながる制御ゲート
ライン２６２の延長部２７である。埋込みコンタクトを
有するフローティングゲート電界効果トランジスタの単
純化された断面図は、第６図におけるライン５Ｂ−５Ｂ
に沿って取出された、第５Ｂ図の断面図に示される。埋
込みコンタクト４０を形成するために、制御ゲート材料
の層の形成の前に、ゲート間酸化物１６およびゲート酸
化物１２の一部分がエツチングにより除去される。この
エツチングはホトレジスト層を設けることにより行なわ
れ、それは、埋込みコンタクト領域だけが露出されるよ
うに従来のリフトオフ技術を使ってパターン化される。
果トランジスタを形成するためのこの発明の利用は、第
５Ｂ図および第６図を参照して説明される。第６図に示
されるように、埋込みコンタクトの１つの例は、隣接し
た制御ゲートライン２６＋の上に形成された電界効果ト
ランジスタのドレイン領域３８１につながる制御ゲート
ライン２６２の延長部２７である。埋込みコンタクトを
有するフローティングゲート電界効果トランジスタの単
純化された断面図は、第６図におけるライン５Ｂ−５Ｂ
に沿って取出された、第５Ｂ図の断面図に示される。埋
込みコンタクト４０を形成するために、制御ゲート材料
の層の形成の前に、ゲート間酸化物１６およびゲート酸
化物１２の一部分がエツチングにより除去される。この
エツチングはホトレジスト層を設けることにより行なわ
れ、それは、埋込みコンタクト領域だけが露出されるよ
うに従来のリフトオフ技術を使ってパターン化される。
ポリシリコン層１８、シリサイド層２０およびポリシリ
コン層２２がその後玉で説明された方法に従って形成さ
れる。ロードロックチャンバの利用は、埋込みコンタク
ト４０の領域における基板の酸化が妨げられるように埋
込みコンタクトが形成されるときに、制御ゲート層を設
けるのに特に役立つ。
コン層２２がその後玉で説明された方法に従って形成さ
れる。ロードロックチャンバの利用は、埋込みコンタク
ト４０の領域における基板の酸化が妨げられるように埋
込みコンタクトが形成されるときに、制御ゲート層を設
けるのに特に役立つ。
この発明の開示された実施例は例示的でありかつ限定的
ではないことが意図され、かつ、この発明の範囲は先の
説明によるよりも前掲の特許請求の範囲により規定され
る。
ではないことが意図され、かつ、この発明の範囲は先の
説明によるよりも前掲の特許請求の範囲により規定され
る。
第１図から第４図は、この発明の詳細な説明するために
役立つ断面図である。 第５Ａ図は、この発明の詳細な説明する際に役立つ、第
６図におけるライン５Ａ−５Ａに沿った断面図である。 第５Ｂ図は、この発明の方法の代替の実施例を説明する
際に役立つ、第６図におけるライン５Ｂ−５Ｂに沿った
断面図である。 第６図は、この発明の方法にしたがって製作される半導
体装置の単純化された平面図である。 第７図は、この発明の詳細な説明する際に役立つ単純化
された平面図である。 図において、１０は基板、１２はゲート酸化物、１４は
フローティングゲート材料の層、１６はゲート間酸化物
層、１８および２２はドープされないポリシリコン層、
２０はシリサイド層、２４はキャップ形成酸化物層、２
６は制御ゲートライン、３６はソース領域、３８はドレ
イン領域、４０は埋込みコンタクト、１１４はフローテ
ィングゲートである。
役立つ断面図である。 第５Ａ図は、この発明の詳細な説明する際に役立つ、第
６図におけるライン５Ａ−５Ａに沿った断面図である。 第５Ｂ図は、この発明の方法の代替の実施例を説明する
際に役立つ、第６図におけるライン５Ｂ−５Ｂに沿った
断面図である。 第６図は、この発明の方法にしたがって製作される半導
体装置の単純化された平面図である。 第７図は、この発明の詳細な説明する際に役立つ単純化
された平面図である。 図において、１０は基板、１２はゲート酸化物、１４は
フローティングゲート材料の層、１６はゲート間酸化物
層、１８および２２はドープされないポリシリコン層、
２０はシリサイド層、２４はキャップ形成酸化物層、２
６は制御ゲートライン、３６はソース領域、３８はドレ
イン領域、４０は埋込みコンタクト、１１４はフローテ
ィングゲートである。
Claims (20)
- （１）基板の上に横たわる多層導電ラインを有する半導
体装置を製作するための方法であって、（ａ）基板の上
に横たわるドープされないポリシリコン層を設けるステ
ップと、 （ｂ）ポリシリコン層の上に横たわるシリサイド層を設
けるステップと、 （ｃ）前記ステップ（ｂ）の後でポリシリコン層をドー
プするステップと、 （ｄ）導電ラインを形成するためにポリシリコン層およ
びシリサイド層をエッチングするステップとを含む、方
法。 - （２）前記ステップ（ｃ）は、ＰＯＣｌ＿３を含む環境
においてポリシリコン層をアニールすることを含む、請
求項１に記載の方法。 - （３）前記ステップ（ｃ）の前にシリサイド層の上に横
たわるドープされないポリシリコン層を設けるステップ
（ｅ）をさらに含み、前記ステップ（ｃ）は前記ステッ
プ（ａ）および（ｅ）において形成されたポリシリコン
層をドープすることを含む、請求項１に記載の方法。 - （４）前記ステップ（ｃ）はポリシリコン層に少なくと
もおおよそ５ｘ１０＾１＾９ｃｍ＾−＾３のドーピング
レベルを与えることを含む、請求項１に記載の方法。 - （５）前記ステップ（ｃ）はポリシリコン層におおよそ
３−５ｘ１０＾２＾０ｃｍ＾−＾３のドーピングレベル
を与えることを含む、請求項１に記載の方法。 - （６）半導体基板において形成されるフローティングゲ
ート電界効果トランジスタのための制御ゲートラインを
製作するための方法であって、（ａ）基板の上に横たわ
るフローティングゲートを設けるステップと、 （ｂ）フローティングゲートの上に横たわるゲート間酸
化物を設けるステップと、 （ｃ）ゲート間酸化物の上に横たわる第１のドープされ
ないポリシリコン層を設けるステップと、 （ｄ）第１のポリシリコン層の上に横たわるシリサイド
層を設けるステップと、 （ｅ）シリサイド層の上に横たわる第２のドープされな
いポリシリコン層を設けるステップと、（ｆ）前記ステ
ップ（ｄ）および（ｅ）の後で第１および第２のポリシ
リコン層をドープするステップと、 （ｇ）前記ステップ（ｆ）の後で導電ラインを形成する
ために第１のポリシリコン層、シリサイド層および第２
のポリシリコン層をエッチングするステップとを含む、
方法。 - （７）前記ステップ（ｆ）はＰＯＣｌ＿３を含む環境に
おいて第１および第２のポリシリコン層をアニールする
ことを含む、請求項６に記載の方法。 - （８）前記ステップ（ｆ）は第１および第２のポリシリ
コン層を同時にドープすることを含む、請求項６に記載
の方法。 - （９）前記ステップ（ｆ）は第１および第２のポリシリ
コン層に少なくともおおよそ５ｘ１０＾１＾９ｃｍ＾−
＾３のドーピング濃度を与えることを含む、請求項６に
記載の方法。 - （１０）前記ステップ（ｆ）は第１および第２のポリシ
リコン層におおよそ１ｘ１０＾２＾０ｃｍ＾−＾３より
大きいドーピング濃度を与えることを含む、請求項６に
記載の方法。 - （１１）前記ステップ（ｆ）は第１および第２のポリシ
リコン層におおよそ３−５ｘ１０＾２＾０ｃｍ＾−＾３
のドーピング濃度を与えることを含む、請求項６に記載
の方法。 - （１２）電界効果トランジスタを製作するための方法で
あって、連続的な、 （ａ）基板の上にゲート酸化物を設けるステップと、 （ｂ）ゲート酸化物の上にフローティングゲートライン
を設けるステップと、 （ｃ）ゲート酸化物およびフローティングゲートライン
の上に横たわるゲート間酸化物層を設けるステップと、 （ｄ）ゲート間酸化物層の上に横たわる第１のドープさ
れないポリシリコン層と、第１のポリシリコン層の上に
横たわるシリサイド層と、シリサイド層の上に横たわる
第２のドープされないポリシリコン層とを含む、制御ゲ
ート層を設けるステップと、 （ｅ）ＰＯＣｌ＿３を含む環境において制御ゲート層を
アニールするステップと、 （ｆ）制御ゲート層の上に横たわるキャップ形成酸化物
層を設けるステップと、 （ｇ）制御ゲートラインを形成するために制御ゲート層
をエッチングするステップと、 （ｈ）フローティングゲートを形成するためにマスクと
して制御ゲートラインおよびキャップ形成酸化物層を用
いてフローティングゲートラインをエッチングするステ
ップと、 （ｉ）制御ゲートラインをマスクとして利用してソース
およびドレイン領域を注入するステップとを含む、方法
。 - （１３）前記ステップ（ｅ）は第１および第２のポリシ
リコン層に少なくとも５ｘ１０＾１＾９ｃｍ＾−＾３の
ドーピング濃度を与えることを含む、請求項１２に記載
の方法。 - （１４）前記ステップ（ｅ）は第１および第２のポリシ
リコン層におおよそ１ｘ１０＾２＾０ｃｍ＾−＾３より
大きいドーピング濃度を与えることを含む、請求項１２
に記載の方法。 - （１５）前記ステップ（ｅ）は第１および第２のポリシ
リコン層におおよそ３−５ｘ１０＾２＾０ｃｍ−＾３＾
のドーピング濃度を与えることを含む、請求項１２に記
載の方法。 - （１６）基板において形成される少なくとも１つのフロ
ーティングゲート電界効果トランジスタを含む複数個の
トランジスタを有する集積回路を製作するための方法で
あって、 （ａ）基板の上にゲート酸化物を設けるステップと、 （ｂ）ゲート酸化物の上にフローテイングゲートライン
を設けるステップと、 （ｃ）ゲート酸化物およびフローティングゲートライン
の上に横たわるゲート間酸化物層を設けるステップと、 （ｄ）埋込みコンタクトの位置に対応するゲート間酸化
物およびゲート酸化物の選択された部分を除去するステ
ップと、 （ｅ）ゲート間酸化物層の上に横たわりかつゲート酸化
物およびゲート間酸化物が除去される領域において基板
につながる第１のドープされないポリシリコン層と、第
１のポリシリコン層の上に横たわるシリサイド層と、シ
リサイド層の上に横たわる第２のドープされないポリシ
リコン層とを含む、制御ゲート層を設けるステップと、
（ｆ）ＰＯＣｌ＿３を含む環境において制御ゲート層を
アニールするステップと、 （ｇ）キャップ形成酸化物を形成するために第２のポリ
シリコン層を熱酸化するステップと、（ｈ）制御ゲート
ラインおよび埋込みコンタクトを形成するためにキャッ
プ形成酸化物および制御ゲート層をエッチングするステ
ップと、（ｉ）制御ゲートラインの下にあるフローティ
ングゲートを形成するためにキャップ形成酸化物および
マスクとしての制御ゲートラインを利用してフローティ
ングゲートラインをエッチングするステップと、 （ｊ）キャップ形成酸化物およびマスクとしての制御ゲ
ートラインを利用してソースおよびドレイン領域を注入
するステップとを含む、方法。 - （１７）基板の上にフローティングゲート電界効果トラ
ンジスタ（ＦＥＴ）を製作するための方法であって、連
続的な、 （ａ）基板の上に横たわるゲート酸化物を設けるステッ
プと、 （ｂ）ゲート酸化物層の上に横たわる第１のポリシリコ
ン層を設けるステップと、 （ｃ）ＰＯＣｌ＿３を含む環境において第１のポリシリ
コン層をアニールするステップと、（ｄ）フローティン
グゲートラインを形成するために第１のポリシリコン層
をエッチングするステップと、 （ｅ）フローティングゲートラインおよびゲート酸化物
の上に横たわるゲート間酸化物層を設けるステップと、 （ｆ）真空チャンバに基板を置きかつ真空チャンバにお
ける圧力を減少させるステップと、（ｇ）第２のドープ
されないポリシリコン層と、第２のポリシリコン層の上
に横たわるシリサイド層と、シリサイド層の上に横たわ
る第３のドープされないポリシリコン層とを含む、ゲー
ト間酸化物層の上に横たわる制御ゲート材料の層を前記
ステップ（ｆ）において形成された真空を壊すことなく
、設けるステップと、 （ｈ）おおよそ１ｘ１０＾２＾０ｃｍ＾−＾３より大き
いドーピング濃度を第２および第３のポリシリコン層に
与えるためにＰＯＣｌ＿３を含む環境において基板をア
ニールするステップと、 （ｉ）キャップ形成酸化物層を形成するために第３のポ
リシリコン層を熱酸化するステップと、（ｊ）制御ゲー
トラインを形成するために、キャップ形成酸化物層、制
御ゲート材料の層およびゲート間酸化物層をエッチング
するステップと、（ｋ）フローティングゲートを形成す
るために、キャップ形成酸化物およびマスクとしての制
御ゲートラインを利用してフローティングゲートライン
をエッチングするステップと、 （ｌ）マスクとして制御ゲートラインを利用してソース
およびドレイン領域を注入するステップとを含む、方法
。 - （１８）（ａ）基板の上に横たわるゲート 酸化物層を設けるステップと、（ｂ）ゲート酸化物の上
に横たわるフローティングゲート材料の層を設けるステ
ップと、（ｃ）フローティングゲート材料の層の上に横
たわるゲート間酸化物層を設けるステップと、（ｄ）ゲ
ート間酸化物層の上に横たわる制御ゲート材料の層を設
けるステップと、（ｅ）制御ゲートを形成するために制
御ゲート材料の層をエッチングするステップと、（ｆ）
フローティングゲートを形成するためにフローティング
ゲート材料の層をエッチングするステップとを含む、基
板におけるフローティングゲートトランジスタを製作す
るための改善された方法であって、前記ステップ（ｄ）
は、 ゲート間酸化物層の上に横たわる第１のドープされない
ポリシリコン層を設けることと、第１のポリシリコン層
の上に横たわるシリサイド層を設けることと、 シリサイド層の上に横たわる第２のドープされないポリ
シリコン層を設けることとを含み、かつ、 第１および第２のポリシリコン層が前記ステップ（ｄ）
の後および前記ステップ（ｅ）の前にドープされること
を特徴とする、改善された方法。 - （１９）前記ステップ（ｄ）において設けられた第１の
ドープされないポリシリコン層、シリサイド層および第
２のポリシリコン層が封止を破ることなく封止された真
空チャンバに設けられることをさらに特徴とする、請求
項１８に記載の方法。 - （２０）前記ステップ（ｄ）がおおよそ１ｘ１０＾２＾
０ｃｍ＾−＾３より大きいドーピング濃度を第１および
第２のポリシリコン層を設に与えることをさらに含むこ
とをさらに特徴とする、請求項１８に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/442,903 US4992391A (en) | 1989-11-29 | 1989-11-29 | Process for fabricating a control gate for a floating gate FET |
| US442,903 | 1989-11-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03173480A true JPH03173480A (ja) | 1991-07-26 |
Family
ID=23758615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2341158A Pending JPH03173480A (ja) | 1989-11-29 | 1990-11-29 | 基板の上に横たわる多層導電ラインを有する半導体装置を製作するための方法 |
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| Country | Link |
|---|---|
| US (1) | US4992391A (ja) |
| EP (1) | EP0430429A3 (ja) |
| JP (1) | JPH03173480A (ja) |
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1989
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- 1990-11-29 JP JP2341158A patent/JPH03173480A/ja active Pending
Also Published As
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|---|---|
| EP0430429A2 (en) | 1991-06-05 |
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