JPH0590610A - Nonvolatile semiconductor memory and manufacture thereof - Google Patents
Nonvolatile semiconductor memory and manufacture thereofInfo
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Landscapes
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＥＰＲＯＭ（erasable
and programmable ROM ）や、ＥＥＰＲＯＭ（electric
al erasable and programmable ROM）のような不揮発性
半導体記憶装置に係り、特にフローティングゲート構造
を備えた不揮発性半導体記憶装置とその製造方法に関す
る。BACKGROUND OF THE INVENTION The present invention relates to an EPROM (erasable
and programmable ROM) and EEPROM (electric
More particularly, the present invention relates to a nonvolatile semiconductor memory device having a floating gate structure and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】以下、図４を参照して、従来の不揮発性
半導体記憶装置のメモリセルの構造を説明する。Ｐ型シ
リコン基板１上にゲート酸化膜２を介して、フローティ
ングゲート１３、絶縁膜１７、およびコントロールゲー
ト１８がその順に積層形成されている。これらのゲート
および図示しないフィールド酸化膜をマスクとしてＮ+
領域であるソース領域９とドレイン領域１０とが自己整
合によって形成されている。2. Description of the Related Art The structure of a memory cell of a conventional nonvolatile semiconductor memory device will be described below with reference to FIG. A floating gate 13, an insulating film 17, and a control gate 18 are laminated in this order on a P-type silicon substrate 1 with a gate oxide film 2 interposed therebetween. Using these gates and a field oxide film (not shown) as a mask, N +
The source region 9 and the drain region 10, which are regions, are formed by self-alignment.
【０００３】このようなメモリセルにおいて、コントロ
ールゲート１８に正の高電圧を印加すると、フローティ
ングゲート１３に電荷が蓄積され、逆に、コントロール
ゲート１８に負の高電圧を印加することにより、前記蓄
積された電荷が消去される。データの読み出しは、コン
トロールゲート１８に正の低電圧を印加することによっ
て行われる。このとき、フローティングゲート１３に電
荷が蓄積されていれば、チャンネル領域１１が反転しな
いので、電流が流れない状態、すなわち、データ「１」
が読み出される。一方、フローティングゲート１３に電
荷が蓄積されていなければ、チャンネル領域１１が反転
し、電流が流れる状態、すなわち、データ「０」が読み
出される。In such a memory cell, when a positive high voltage is applied to the control gate 18, charges are accumulated in the floating gate 13, and conversely, by applying a negative high voltage to the control gate 18, the accumulation is performed. The generated charge is erased. The data reading is performed by applying a positive low voltage to the control gate 18. At this time, if the charge is accumulated in the floating gate 13, the channel region 11 is not inverted, so that no current flows, that is, data “1”.
Is read. On the other hand, if no charge is stored in the floating gate 13, the channel region 11 is inverted and a current flows, that is, data “0” is read.
【０００４】[0004]
【発明が解決しようとする課題】ところで、上述したメ
モリセルのフローティングゲート１３への電荷の注入、
あるいは電荷の消去の効率は、フローティングゲート１
３とコントロールゲート１８間の静電容量Ｃに依存して
いる。すなわち、データの書き込み／消去時にコントロ
ールゲート１８に印加される高電圧は、ゲート酸化膜２
および絶縁膜１７によって分圧されるが、ゲート酸化膜
２に作用する分圧値が高いほど上記効率が高くなる。そ
のためには、チャンネル領域１１とフローティングゲー
ト１３間の静電容量Ｃ0 に対して、フローティングゲー
ト１３とコントロールゲート１８間の静電容量Ｃを大き
くすればよい。静電容量Ｃを大きくするには、絶縁膜１
７を薄膜化すればよいのであるが、あまり薄くすると絶
縁膜１７にピンホールが生じやすくなり、フローティン
グゲート１３とコントロールゲート１８間の絶縁性が低
下する。そのため、従来の構造の不揮発性半導体記憶装
置では、フローティングゲート１３とコントロールゲー
ト１８間の静電容量Ｃを十分大きくすることが困難であ
った。By the way, injection of charges into the floating gate 13 of the above-mentioned memory cell,
Alternatively, the efficiency of charge elimination is
3 depends on the electrostatic capacitance C between the control gate 18 and the control gate 18. That is, the high voltage applied to the control gate 18 at the time of writing / erasing data is the gate oxide film 2
The voltage is divided by the insulating film 17, and the higher the partial pressure value acting on the gate oxide film 2, the higher the efficiency. For that purpose, the capacitance C between the floating gate 13 and the control gate 18 may be made larger than the capacitance C 0 between the channel region 11 and the floating gate 13. To increase the capacitance C, the insulating film 1
Although it suffices to make 7 thin, if it is too thin, pinholes are likely to occur in the insulating film 17, and the insulating property between the floating gate 13 and the control gate 18 deteriorates. Therefore, in the conventional nonvolatile semiconductor memory device, it is difficult to sufficiently increase the capacitance C between the floating gate 13 and the control gate 18.
【０００５】本発明は、このような事情に鑑みてなされ
たものであって、フローティングゲートとコントロール
ゲート間の静電容量を大きくすることにより、信号電荷
の書き込み／消去効率の高い不揮発性半導体記憶装置お
よびその製造方法を提供することを目的としている。The present invention has been made in view of the above circumstances, and by increasing the capacitance between the floating gate and the control gate, a nonvolatile semiconductor memory with high signal charge writing / erasing efficiency. An object is to provide a device and a manufacturing method thereof.
【０００６】[0006]
【課題を解決するための手段】本発明は、このような目
的を達成するために、次のような構成をとる。すなわ
ち、請求項１に記載の発明は、フローティングゲート構
造を持つ不揮発性半導体記憶装置において、フローティ
ングゲートおよびコントロールゲートの何れか一方のゲ
ートが凸状であるとともに、他方のゲートが凹状であ
り、前記両ゲート間に絶縁膜が介在しているものであ
る。The present invention has the following constitution in order to achieve such an object. That is, in the invention according to claim 1, in the nonvolatile semiconductor memory device having a floating gate structure, one of the floating gate and the control gate is convex and the other gate is concave, An insulating film is interposed between both gates.
【０００７】また、請求項２に記載の発明は、フローテ
ィングゲート構造を持つ不揮発性半導体記憶装置の製造
方法であって、半導体基板上にゲート酸化膜、第１の導
電層、および第１のマスク層をその順に積層形成する第
１工程と、前記第１のマスク層のチャネル形成領域に窓
開けを行う第２工程と、窓開けされた第１のマスク層の
上に第２のマスク層を形成する第３工程と、第２のマス
ク層を異方性エッチングすることにより、第１のマスク
層の窓開け部分に第２のマスク層のサイドウォールを形
成する第４工程と、前記第１のマスク層および前記サイ
ドウォールをマスクとして、前記第１の導電層の表面部
に溝を形成する第５工程と、前記第５工程の後に、前記
第１のマスク層および前記サイドウォールを除去して、
絶縁膜および第２の導電層を形成する第６工程と、前記
第１の導電層、絶縁膜、および第２の導電層をパターン
ニングしてフローティングゲート構造を形成する第７工
程と、前記フローティングゲート構造を形成した後に、
ソースおよびドレイン領域を自己整合で形成する第８工
程と、を備えたものである。A second aspect of the present invention is a method for manufacturing a nonvolatile semiconductor memory device having a floating gate structure, comprising a gate oxide film, a first conductive layer, and a first mask on a semiconductor substrate. A first step of stacking layers in that order, a second step of forming a window in the channel formation region of the first mask layer, and a second mask layer on the opened first mask layer. A third step of forming the second mask layer, a fourth step of anisotropically etching the second mask layer to form a sidewall of the second mask layer in a window opening portion of the first mask layer, and the first step. In the fifth step of forming a groove in the surface portion of the first conductive layer using the mask layer and the sidewall as a mask, and after the fifth step, the first mask layer and the sidewall are removed. hand,
A sixth step of forming an insulating film and a second conductive layer, a seventh step of patterning the first conductive layer, the insulating film, and the second conductive layer to form a floating gate structure, and the floating After forming the gate structure,
An eighth step of forming the source and drain regions in a self-aligned manner.
【０００８】[0008]
【作用】請求項１に記載の発明によれば、フローティン
グゲートおよびコントロールゲートの何れか一方のゲー
トが凸状であるとともに、他方のゲートが凹状であるの
で、両ゲート間の絶縁膜の面積が大きくなる。その結
果、チャネル領域とフローティングゲート間の静電容量
に対して、フローティングゲートとコントロールゲート
間の静電容量が大きくなり、コントロールゲートに高電
圧を印加した際に、ゲート酸化膜に作用する分圧値が大
きくなる。According to the first aspect of the present invention, since either one of the floating gate and the control gate is convex and the other gate is concave, the area of the insulating film between the two gates is small. growing. As a result, the electrostatic capacitance between the floating gate and the control gate becomes larger than the electrostatic capacitance between the channel region and the floating gate, and the partial voltage acting on the gate oxide film when a high voltage is applied to the control gate. The value increases.
【０００９】請求項２に記載の発明によれば、第１のマ
スク層のチャネル形成領域に形成された窓部分にサイド
ウォールを形成し、前記第１のマスク層とサイドウォー
ルをマスクとして自己整合によって第１の導電層の表面
部に溝を形成し、その上に絶縁膜および第２の導電層を
積層することによりフローティングゲート構造を実現し
ているので、第１の導電層（フローティングゲート）と
第２の導電層（コントロールゲート）との間に、デザイ
ンルールによって決まる最小寸法よりも小さな溝型キャ
パシタを形成することができる。According to the second aspect of the present invention, the sidewall is formed in the window portion formed in the channel formation region of the first mask layer, and the first mask layer and the sidewall are used as a mask for self-alignment. The first conductive layer (floating gate) is formed by forming a groove on the surface of the first conductive layer and stacking the insulating film and the second conductive layer on the groove to realize a floating gate structure. It is possible to form a groove-type capacitor smaller than the minimum size determined by the design rule between the first conductive layer and the second conductive layer (control gate).
【００１０】[0010]
【実施例】以下、図面を参照して本発明の一実施例を説
明する。図１は、本発明に係る不揮発性メモリの一実施
例の素子構造を示した断面図である。図１において、図
４と同一符号で示した部分は、従来例と同一構成である
ので、ここでの説明は省略する。本実施例の特徴は、フ
ローティングゲート構造にあり、具体的には、ゲート酸
化膜２の上に凹状のフローティングゲート３と、絶縁膜
７と、凸状のコントロールゲート８とをその順に積層形
成したことにある。これにより、チャンネル領域１１と
フローティングゲート３間のゲート酸化膜２の面積に対
して、フローティングゲート３とコントロールゲート８
間の絶縁膜７の面積を大きくすることができるので、チ
ャンネル領域１１とフローティングゲート３間の静電容
量Ｃ0 に対して、フローティングゲート３とコントロー
ルゲート８間の静電容量Ｃが大きくなる。その結果、コ
ントロールゲート８に高電圧を印加した場合に、ゲート
酸化膜２に作用する分圧値を大きくすることができ、高
効率で信号電荷の書き込み／消去を行うことができる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a sectional view showing an element structure of one embodiment of a nonvolatile memory according to the present invention. In FIG. 1, the parts denoted by the same reference numerals as those in FIG. 4 have the same configuration as the conventional example, and therefore the description thereof is omitted here. The feature of this embodiment lies in the floating gate structure. Specifically, a concave floating gate 3, an insulating film 7, and a convex control gate 8 are laminated in this order on the gate oxide film 2. Especially. As a result, the area of the gate oxide film 2 between the channel region 11 and the floating gate 3 is changed to the floating gate 3 and the control gate 8.
Since the area of the insulating film 7 between them can be increased, the electrostatic capacitance C between the floating gate 3 and the control gate 8 is larger than the electrostatic capacitance C 0 between the channel region 11 and the floating gate 3. As a result, when a high voltage is applied to the control gate 8, the voltage division value acting on the gate oxide film 2 can be increased, and the writing / erasing of the signal charge can be performed with high efficiency.
【００１１】以下、図２を参照して、図１に示した不揮
発性メモリセルの製造方法を説明する。Hereinafter, a method of manufacturing the nonvolatile memory cell shown in FIG. 1 will be described with reference to FIG.
【００１２】＜第１工程＞図２のａに示すように、Ｐ型
シリコン基板１を熱酸化することにより、その表面にゲ
ート酸化膜２を形成する。このゲート酸化膜２の上に、
ＣＶＤ（ChemicalVapor Deposition)法により、例えば
燐をドープしたポリシリコン層３ａを形成する。このポ
リシリコン層３ａを熱酸化することにより、その表面に
熱酸化膜（ＳｉＯ2 ）４を形成する。ここで、ポリシリ
コン層３ａは本発明方法における第１の導電層に相当
し、熱酸化膜４は第１のマスク層に相当する。<First Step> As shown in FIG. 2A, the P-type silicon substrate 1 is thermally oxidized to form a gate oxide film 2 on the surface thereof. On this gate oxide film 2,
A polysilicon layer 3a doped with, for example, phosphorus is formed by a CVD (Chemical Vapor Deposition) method. By thermally oxidizing the polysilicon layer 3a, a thermal oxide film (SiO 2 ) 4 is formed on the surface thereof. Here, the polysilicon layer 3a corresponds to the first conductive layer in the method of the present invention, and the thermal oxide film 4 corresponds to the first mask layer.
【００１３】＜第２工程＞図２の（ｂ）に示すように、
フォトエッチング法により、熱酸化膜４のチャネル形成
領域に窓開けを行う。通常、この窓寸法はデザインルー
ルによって定まる最小寸法に設定される。<Second Step> As shown in FIG. 2B,
A window is formed in the channel formation region of the thermal oxide film 4 by photoetching. Normally, this window size is set to the minimum size determined by the design rule.
【００１４】＜第３工程＞図２の（ｃ）に示すように、
窓開けされた熱酸化膜４の上に、ＣＶＤ法によりシリコ
ン酸化膜５を積層する。このシリコン酸化膜は本発明方
法における第２のマスク層に相当する。<Third Step> As shown in FIG. 2 (c),
A silicon oxide film 5 is laminated on the thermal oxide film 4 having the window opened by the CVD method. This silicon oxide film corresponds to the second mask layer in the method of the present invention.
【００１５】＜第４工程＞図２の（ｄ）に示すように、
シリコン酸化膜５をプラズマエッチング等で異方性エッ
チングすることにより、熱酸化膜４の窓部分にシリンコ
ン酸化膜５のサイドウォール６を形成する。<Fourth Process> As shown in FIG. 2D,
By anisotropically etching the silicon oxide film 5 by plasma etching or the like, the sidewall 6 of the silicon oxide film 5 is formed in the window portion of the thermal oxide film 4.
【００１６】＜第５工程＞図２の（ｅ）に示すように、
熱酸化膜４およびサイドウォール６をマスクとして、例
えばフッ硝酸溶液によって、ポリシリコン層３ａの表面
部分を等方性エッチングして凹状の溝を形成する。ポリ
シリコン層３ａを異方性エッチングしてもよいが、ダメ
ージを少なくする上で、上記のようなウエットエッチン
グが好ましい。<Fifth Step> As shown in FIG. 2 (e),
Using the thermal oxide film 4 and the sidewall 6 as a mask, the surface portion of the polysilicon layer 3a is isotropically etched by, for example, a hydrofluoric nitric acid solution to form a concave groove. Although the polysilicon layer 3a may be anisotropically etched, the wet etching as described above is preferable in order to reduce damage.
【００１７】＜第６工程＞図２の（ｆ）に示すように、
例えばフッ酸溶液によってエッチングして、熱酸化膜４
およびサイドウォール６を除去する。そして、図２の
（ｇ）に示すように、ポリシリコン層１３ａを熱酸化す
ることにより、シリコン酸化膜７ａを形成し、さらにそ
の上にＣＶＤ法により燐をドープしたポリシリコン層８
ａを形成する。ここで、シリコン酸化膜７ａは本発明方
法における絶縁膜、ポリシリコン層８ａは第２の導電層
に相当する。<Sixth Step> As shown in FIG.
For example, the thermal oxide film 4 is etched by a hydrofluoric acid solution.
And the sidewall 6 is removed. Then, as shown in FIG. 2G, the polysilicon layer 13a is thermally oxidized to form a silicon oxide film 7a, and a polysilicon layer 8 doped with phosphorus by the CVD method is further formed thereon.
a is formed. Here, the silicon oxide film 7a corresponds to the insulating film in the method of the present invention, and the polysilicon layer 8a corresponds to the second conductive layer.
【００１８】＜第７工程＞図２の（ｈ）に示すように、
フォトエッチング法によりパターンニングにして、フロ
ーティングゲート３、絶縁膜７、およびコントロールゲ
ート８からなるフローティングゲート構造を形成する。<Seventh Step> As shown in FIG.
Patterning is performed by photoetching to form a floating gate structure including the floating gate 3, the insulating film 7, and the control gate 8.
【００１９】＜第８工程＞上述のゲートおよび図示しな
いフィールド酸化膜をマスクとしてイオンインプランテ
ーションを行い、Ｎ+ 領域のソース領域９およびドレイ
ン領域１０を自己整合により形成する。以上のようにし
て、図１に示したメモリセルが形成される。<Eighth Step> Ion implantation is performed using the above gate and a field oxide film (not shown) as a mask to form the source region 9 and the drain region 10 in the N + region by self-alignment. As described above, the memory cell shown in FIG. 1 is formed.
【００２０】図３は、図１に示したメモリトランジスタ
でＥＥＰＲＯＭを構成した場合の等価回路図である。図
３において、２０は本実施例に係るメモリトランジス
タ、２１は選択トランジスタ、２２は書き込み用ビット
線、２３は読み出し用ビット線、２４はワード線であ
る。FIG. 3 is an equivalent circuit diagram in the case where the memory transistor shown in FIG. 1 constitutes an EEPROM. In FIG. 3, 20 is a memory transistor according to the present embodiment, 21 is a selection transistor, 22 is a write bit line, 23 is a read bit line, and 24 is a word line.
【００２１】メモリトランジスタ２０へのデータの書き
込みは次のように行われる。まず、ビット線２３に正の
低電圧を印加して選択トランジスタ２１をＯＮ状態にす
るとともに、ワード線２４に正の高電圧を印加すること
により、特定のメモリトランジスタ２０を選択する。そ
して、ビット線２２に正の高電圧を印加することによ
り、選択されたメモリセルのメモリトランジスタ２０に
信号電荷を蓄積する。Data writing to the memory transistor 20 is performed as follows. First, by applying a positive low voltage to the bit line 23 to turn on the selection transistor 21 and applying a positive high voltage to the word line 24, a specific memory transistor 20 is selected. Then, by applying a positive high voltage to the bit line 22, the signal charge is accumulated in the memory transistor 20 of the selected memory cell.
【００２２】メモリトランジスタ２０からのデータの読
み出しは、ビット線２３に正の低電圧を印加して選択ト
ランジスタ２１をＯＮ状態するとともに、ビット線２２
に正の低電圧を印加する。そして、図示しないアドレス
デコーダで特定のワード線２４を選択して、読み出され
た信号電荷をセンスアンプに導く。To read data from the memory transistor 20, a positive low voltage is applied to the bit line 23 to turn on the selection transistor 21 and the bit line 22.
Apply a positive low voltage to. Then, a specific word line 24 is selected by an address decoder (not shown), and the read signal charges are guided to the sense amplifier.
【００２３】信号電荷の消去は次のようにして行われ
る。ビット線２３に正の低電圧を印加するとともに、ワ
ード線２４に負の高電圧を印加して特定のメモリトラン
ジスタ２０を選択し、ビット線２２に負の高電圧を印加
することにより、メモリトランジスタ２０のデータを消
去する。The signal charge is erased as follows. By applying a positive low voltage to the bit line 23, a negative high voltage to the word line 24 to select a specific memory transistor 20, and a negative high voltage to the bit line 22, the memory transistor Erase 20 data.
【００２４】なお、図１に示した実施例では、フローテ
ィングゲート３を凹状態に、コントロールゲート８を凸
状態にして溝型キャパシタを形成したが、これとは逆
に、フローティングゲート３を凸状態に、コントロール
ゲート８を凹状態にそれぞれ形成し、その間に絶縁膜７
を介在させるようにしてよい。In the embodiment shown in FIG. 1, the floating gate 3 is in a concave state and the control gate 8 is in a convex state to form a groove type capacitor. On the contrary, the floating gate 3 is in a convex state. The control gate 8 is formed in a concave state, and the insulating film 7 is formed between them.
May be interposed.
【００２５】また、実施例の製造方法の説明では、熱酸
化膜４に形成した窓部分の大きさをデザインルールで決
まる最小寸法に設定した関係で、前記窓部分にサイドウ
ォールを形成し、ポリシリコン層３ａの表面部分に溝を
形成したが、本発明に係る不揮発性半導体記憶装置を製
造する方法はこれに限定されない。前記窓部分が最小寸
法よりも大きい場合はサイドウォールを用いる必要はな
い。Further, in the description of the manufacturing method of the embodiment, the sidewall is formed in the window portion in the relation that the size of the window portion formed in the thermal oxide film 4 is set to the minimum dimension determined by the design rule. Although the groove is formed in the surface portion of the silicon layer 3a, the method for manufacturing the nonvolatile semiconductor memory device according to the present invention is not limited to this. If the window portion is larger than the minimum size, it is not necessary to use the sidewall.
【００２６】[0026]
【発明の効果】以上の説明から明らかなように、本発明
に係る不揮発性半導体記憶装置によれば、フローティン
グゲートとコントロールゲート間の絶縁膜の面積を大き
くすることにより、チャネル領域とフローティングゲー
ト間の静電容量に対して、フローティングゲートとコン
トロールゲート間の静電容量を大きくすることができる
ので、コントロールゲートに高電圧が印加された際に、
ゲート酸化膜に作用する分圧値を大きくすることができ
る。これにより、フローティングゲートへの信号電荷の
注入効率および消去効率が向上するので、データの書き
換え／消去を短時間で行うことができる。As is apparent from the above description, according to the nonvolatile semiconductor memory device of the present invention, by increasing the area of the insulating film between the floating gate and the control gate, the area between the channel region and the floating gate is increased. Since the capacitance between the floating gate and the control gate can be increased relative to the capacitance of, when a high voltage is applied to the control gate,
The partial pressure value acting on the gate oxide film can be increased. As a result, the efficiency of injecting signal charges into the floating gate and the efficiency of erasing are improved, so that data rewriting / erasing can be performed in a short time.
【００２７】また、従来装置と同じ効率でデータの書き
換え／消去を行うならば、より低電圧でデータの書き換
え／消去を行うことができる。また、フローティングゲ
ートとコントロールゲート間の絶縁膜の面積が増えた分
だけ、前記絶縁膜の膜厚を厚くすることもできるから、
フローティングゲートとコントロールゲート間の耐圧が
向上する。Further, if the data is rewritten / erased with the same efficiency as the conventional device, the data can be rewritten / erased at a lower voltage. Further, since the area of the insulating film between the floating gate and the control gate is increased, the thickness of the insulating film can be increased,
The breakdown voltage between the floating gate and the control gate is improved.
【００２８】一方、本発明に係る不揮発性半導体記憶装
置の製造方法によれば、第１のマスク層の窓部分に形成
されたサイドウォールをマスクとして、フローティング
ゲート上に自己整合で溝を形成しているので、フローテ
ィングゲート構造内にデザインルールによって決まる最
小寸法よりも小さな溝型キャパシタを容易に実現するこ
とができる。On the other hand, according to the method for manufacturing the nonvolatile semiconductor memory device of the present invention, the side wall formed in the window portion of the first mask layer is used as a mask to form the groove on the floating gate in a self-aligned manner. Therefore, it is possible to easily realize a groove type capacitor having a size smaller than the minimum size determined by the design rule in the floating gate structure.
【図１】本発明に係る不揮発性半導体記憶装置の一実施
例の素子構造を示した断面図である。FIG. 1 is a cross-sectional view showing an element structure of an example of a nonvolatile semiconductor memory device according to the present invention.
【図２】図１に示した素子の製造方法の説明図である。FIG. 2 is an explanatory view of a method for manufacturing the element shown in FIG.
【図３】図１に示した素子でＥＥＰＲＯＭを構成した場
合の等価回路図である。3 is an equivalent circuit diagram in the case where an EEPROM is configured with the elements shown in FIG.
【図４】従来例に係る不揮発性半導体記憶装置の素子構
造を示した断面図である。FIG. 4 is a cross-sectional view showing an element structure of a conventional nonvolatile semiconductor memory device.
１…シリコン基板 ２…ゲート酸化膜 ３…フローティングゲート ３ａ…ポリシリコン層（第１の導電層） ４…熱酸化膜（第１のマスク層） ５…シリコン酸化膜（第２のマスク層） ６…サイドウォール ７…絶縁膜 ７ａ…シリコン酸化膜 ８…コントロールゲート ８ａ…ポリシリコン層（第２の導電層） ９…ソース領域 １０…ドレイン領域 １１…チャネル領域 DESCRIPTION OF SYMBOLS 1 ... Silicon substrate 2 ... Gate oxide film 3 ... Floating gate 3a ... Polysilicon layer (first conductive layer) 4 ... Thermal oxide film (first mask layer) 5 ... Silicon oxide film (second mask layer) 6 ... Side wall 7 ... Insulating film 7a ... Silicon oxide film 8 ... Control gate 8a ... Polysilicon layer (second conductive layer) 9 ... Source region 10 ... Drain region 11 ... Channel region
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/04 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Internal reference number FI Technical indication G11C 16/04
Claims (2)
性半導体記憶装置において、 フローティングゲートおよびコントロールゲートの何れ
か一方のゲートが凸状であるとともに、他方のゲートが
凹状であり、前記両ゲート間に絶縁膜が介在しているこ
とを特徴とする不揮発性半導体記憶装置。1. In a nonvolatile semiconductor memory device having a floating gate structure, one of a floating gate and a control gate has a convex shape and the other gate has a concave shape, and an insulating film is provided between the both gates. A non-volatile semiconductor memory device characterized in that a semiconductor memory device is provided.
性半導体記憶装置の製造方法であって、 半導体基板上にゲート酸化膜、第１の導電層、および第
１のマスク層をその順に積層形成する第１工程と、 前記第１のマスク層のチャネル形成領域に窓開けを行う
第２工程と、 窓開けされた第１のマスク層の上に第２のマスク層を形
成する第３工程と、 第２のマスク層を異方性エッチングすることにより、第
１のマスク層の窓開け部分に第２のマスク層のサイドウ
ォールを形成する第４工程と、 前記第１のマスク層および前記サイドウォールをマスク
として、前記第１の導電層の表面部に溝を形成する第５
工程と、 前記第５工程の後に、前記第１のマスク層および前記サ
イドウォールを除去して、絶縁膜および第２の導電層を
形成する第６工程と、 前記第１の導電層、絶縁膜、および第２の導電層をパタ
ーンニングしてフローティングゲート構造を形成する第
７工程と、 前記フローティングゲート構造を形成した後に、ソース
およびドレイン領域を自己整合で形成する第８工程と、 を備えたことを特徴とする不揮発性半導体記憶装置の製
造方法。2. A method of manufacturing a non-volatile semiconductor memory device having a floating gate structure, comprising: forming a gate oxide film, a first conductive layer, and a first mask layer in this order on a semiconductor substrate. A second step of forming a window in the channel formation region of the first mask layer, a third step of forming a second mask layer on the opened first mask layer, and a second step Anisotropically etching the mask layer of 1. to form a sidewall of the second mask layer in the window opening portion of the first mask layer, and masking the first mask layer and the sidewall. Forming a groove on the surface of the first conductive layer as a fifth
And a sixth step of removing the first mask layer and the sidewall to form an insulating film and a second conductive layer after the fifth step, the first conductive layer and the insulating film And, a seventh step of patterning the second conductive layer to form a floating gate structure, and an eighth step of forming the source and drain regions in a self-aligned manner after forming the floating gate structure. A method of manufacturing a nonvolatile semiconductor memory device, comprising:
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|---|---|---|---|
| JP3280796A JP3028984B2 (en) | 1991-09-30 | 1991-09-30 | Manufacturing method of nonvolatile semiconductor memory device |
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|---|---|
| JPH0590610A true JPH0590610A (en) | 1993-04-09 |
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| JP (1) | JP3028984B2 (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09186257A (en) * | 1995-12-26 | 1997-07-15 | Lg Semicon Co Ltd | Nonvolatile memory cell and manufacturing method thereof |
| JP2002118185A (en) * | 2000-10-03 | 2002-04-19 | Micronics Internatl Co Ltd | V-shaped floating gate for floating gate memory cell |
| US6614071B1 (en) | 1998-03-16 | 2003-09-02 | Nec Electronics Corporation | Non-volatile semiconductor memory device |
| CN100399545C (en) * | 2005-04-18 | 2008-07-02 | 力晶半导体股份有限公司 | Method for manufacturing non-volatile memory |
| JP2008300703A (en) * | 2007-06-01 | 2008-12-11 | Sharp Corp | Manufacturing method of semiconductor device |
| US7682894B2 (en) * | 2005-09-05 | 2010-03-23 | Dongku HiTek Co. | Flash memory and a method of manufacturing the same |
| CN106783865A (en) * | 2016-11-28 | 2017-05-31 | 武汉新芯集成电路制造有限公司 | A kind of preparation method of memory cell |
-
1991
- 1991-09-30 JP JP3280796A patent/JP3028984B2/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09186257A (en) * | 1995-12-26 | 1997-07-15 | Lg Semicon Co Ltd | Nonvolatile memory cell and manufacturing method thereof |
| US6614071B1 (en) | 1998-03-16 | 2003-09-02 | Nec Electronics Corporation | Non-volatile semiconductor memory device |
| JP2002118185A (en) * | 2000-10-03 | 2002-04-19 | Micronics Internatl Co Ltd | V-shaped floating gate for floating gate memory cell |
| CN100399545C (en) * | 2005-04-18 | 2008-07-02 | 力晶半导体股份有限公司 | Method for manufacturing non-volatile memory |
| US7682894B2 (en) * | 2005-09-05 | 2010-03-23 | Dongku HiTek Co. | Flash memory and a method of manufacturing the same |
| JP2008300703A (en) * | 2007-06-01 | 2008-12-11 | Sharp Corp | Manufacturing method of semiconductor device |
| CN106783865A (en) * | 2016-11-28 | 2017-05-31 | 武汉新芯集成电路制造有限公司 | A kind of preparation method of memory cell |
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| Publication number | Publication date |
|---|---|
| JP3028984B2 (en) | 2000-04-04 |
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