JPH0590929A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0590929A JPH0590929A JP3252176A JP25217691A JPH0590929A JP H0590929 A JPH0590929 A JP H0590929A JP 3252176 A JP3252176 A JP 3252176A JP 25217691 A JP25217691 A JP 25217691A JP H0590929 A JPH0590929 A JP H0590929A
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- Japan
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- 230000005540 biological transmission Effects 0.000 abstract description 5
- 230000037431 insertion Effects 0.000 abstract 1
- 238000003780 insertion Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 239000000969 carrier Substances 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000005684 electric field Effects 0.000 description 4
- 230000005611 electricity Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
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- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 過電圧が加わりホットキャリアが発生するこ
とによって生じるターン・オン電圧の変動および伝達遅
延時間の増大を防止する。 【構成】 入力保護回路、出力保護回路、および電源保
護回路を備えた半導体集積回路において、電源間に順方
向のダイオードと電流制限用抵抗との直列接続回路を備
える。
とによって生じるターン・オン電圧の変動および伝達遅
延時間の増大を防止する。 【構成】 入力保護回路、出力保護回路、および電源保
護回路を備えた半導体集積回路において、電源間に順方
向のダイオードと電流制限用抵抗との直列接続回路を備
える。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に利用す
る。本発明は、数１０Ｖの電圧ストレスに対して遅延す
ることなく有効に入力および出力を行うことができる半
導体集積回路に関する。
る。本発明は、数１０Ｖの電圧ストレスに対して遅延す
ることなく有効に入力および出力を行うことができる半
導体集積回路に関する。
【０００２】
【従来の技術】従来、半導体集積回路の入力および出力
は図４に示すように構成されている（ＮＥＣ高速ＣＭＯ
ＳディジタルＩＣデータブック１９９０ｐｐ６２３）。
この半導体集積回路には、入力端子Ｉと電源端子ＶDD、
ＶSS間、および出力端子Ｏと電源端子ＶDD、ＶSS間に逆
方向のダイオードＤ１〜Ｄ４が接続され、保護回路ＩＣ
およびＯＣが構成されている。
は図４に示すように構成されている（ＮＥＣ高速ＣＭＯ
ＳディジタルＩＣデータブック１９９０ｐｐ６２３）。
この半導体集積回路には、入力端子Ｉと電源端子ＶDD、
ＶSS間、および出力端子Ｏと電源端子ＶDD、ＶSS間に逆
方向のダイオードＤ１〜Ｄ４が接続され、保護回路ＩＣ
およびＯＣが構成されている。
【０００３】この種の保護回路ＩＣおよびＯＣは、通常
の使用状態では入力端子Ｉに印加される電圧は電源電圧
以内のため保護回路ＩＣのダイオードＤ１、Ｄ２はＯＦ
Ｆであり集積回路の機能には何ら影響を及ぼさない。ま
た、電源端子ＶSSと入力端子Ｉ間に静電気などによる数
１００Ｖ以上の過電圧が印加されその極性が負の場合は
ダイオードＤ１の順方向ＯＮ電圧、正の場合は（Ｄ２の
順方向ＯＮ電圧＋電源保護用ツェナーダイオードＺＤ５
の逆方向のＯＮ電圧）でクランプされてこの後段に接続
される図外の回路（ＭＯＳトランジスタのゲート）には
それ以上の電圧は加わらない。また、電源端子ＶDDと入
力端子Ｉ間に過電圧が印加された場合も同様である。
の使用状態では入力端子Ｉに印加される電圧は電源電圧
以内のため保護回路ＩＣのダイオードＤ１、Ｄ２はＯＦ
Ｆであり集積回路の機能には何ら影響を及ぼさない。ま
た、電源端子ＶSSと入力端子Ｉ間に静電気などによる数
１００Ｖ以上の過電圧が印加されその極性が負の場合は
ダイオードＤ１の順方向ＯＮ電圧、正の場合は（Ｄ２の
順方向ＯＮ電圧＋電源保護用ツェナーダイオードＺＤ５
の逆方向のＯＮ電圧）でクランプされてこの後段に接続
される図外の回路（ＭＯＳトランジスタのゲート）には
それ以上の電圧は加わらない。また、電源端子ＶDDと入
力端子Ｉ間に過電圧が印加された場合も同様である。
【０００４】近年、活線挿抜およびパワーセーブのため
ボード単位またはチップ単位で電源を切断、投入する必
要があり、図３に示す場合、電源端子ＶDDが０Ｖになる
とダイオードＤ２、Ｄ４が信号がＨの場合にＯＮして信
号レベルが下がる不具合があるため図５に示すようにダ
イオードＤ２、Ｄ４のない構成が用いられている。この
場合、電源端子ＶSSと入力端子Ｉとの間に過電圧が印加
されるとダイオードＤ１の順方向または逆方向ＯＮ電圧
によりクランプされ、さらに電源端子ＶDDと入力端子Ｉ
間に過電圧が印加された場合には、電源保護用ツェナー
ダイオードＺＤ５とダイオードＤ１の順方向および逆方
向ＯＮにより印加電圧はクランプされる。
ボード単位またはチップ単位で電源を切断、投入する必
要があり、図３に示す場合、電源端子ＶDDが０Ｖになる
とダイオードＤ２、Ｄ４が信号がＨの場合にＯＮして信
号レベルが下がる不具合があるため図５に示すようにダ
イオードＤ２、Ｄ４のない構成が用いられている。この
場合、電源端子ＶSSと入力端子Ｉとの間に過電圧が印加
されるとダイオードＤ１の順方向または逆方向ＯＮ電圧
によりクランプされ、さらに電源端子ＶDDと入力端子Ｉ
間に過電圧が印加された場合には、電源保護用ツェナー
ダイオードＺＤ５とダイオードＤ１の順方向および逆方
向ＯＮにより印加電圧はクランプされる。
【０００５】
【発明が解決しようとする課題】このように従来の入力
および出力保護回路は数１００Ｖ以上の静電気に対して
は効果があるが、ＭＯＳトランジスタが微細化するにし
たがい、入力端子に数１０Ｖの電圧が印加され、保護ダ
イオードの逆方向ＯＮ電圧（例えば２０Ｖ）でクランプ
される場合に微細化したＭＯＳトランジスタはこの電圧
でホットキャリアが発生し、ターン・オン電圧ＶT の変
動および伝達遅延時間が増大する問題がある。
および出力保護回路は数１００Ｖ以上の静電気に対して
は効果があるが、ＭＯＳトランジスタが微細化するにし
たがい、入力端子に数１０Ｖの電圧が印加され、保護ダ
イオードの逆方向ＯＮ電圧（例えば２０Ｖ）でクランプ
される場合に微細化したＭＯＳトランジスタはこの電圧
でホットキャリアが発生し、ターン・オン電圧ＶT の変
動および伝達遅延時間が増大する問題がある。
【０００６】本発明はこのような問題を解決するもの
で、過電圧が加わりホットキャリアが発生することによ
ってターン・オン電圧ＶT が変動し、伝達遅延時間が増
大することを防止することができる半導体集積回路を提
供することを目的とする。
で、過電圧が加わりホットキャリアが発生することによ
ってターン・オン電圧ＶT が変動し、伝達遅延時間が増
大することを防止することができる半導体集積回路を提
供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、入力端子およ
び出力端子との間に入力保護回路および出力保護回路を
備え、電源端子間に一つのツェナーダイオードを有する
電源保護回路を備えた半導体集積回路において、前記電
源保護回路に、前記ツェナーダイオードに並列に接続さ
れる順方向のダイオードおよび電流制限用抵抗の直列接
続回路を備えたことを特徴とする。
び出力端子との間に入力保護回路および出力保護回路を
備え、電源端子間に一つのツェナーダイオードを有する
電源保護回路を備えた半導体集積回路において、前記電
源保護回路に、前記ツェナーダイオードに並列に接続さ
れる順方向のダイオードおよび電流制限用抵抗の直列接
続回路を備えたことを特徴とする。
【０００８】前記入力保護回路および前記出力保護回路
は、それぞれ直列接続されその接続点が入力または出力
に接続された各二つのダイオードで構成され、前記入力
保護回路および前記出力保護回路は、それぞれ一つのツ
ェナーダイオードで構成することができる。
は、それぞれ直列接続されその接続点が入力または出力
に接続された各二つのダイオードで構成され、前記入力
保護回路および前記出力保護回路は、それぞれ一つのツ
ェナーダイオードで構成することができる。
【０００９】
【作用】図１に示す回路の電源端子ＶSSに対して入力端
子Ｉに負電圧が印加された場合はダイオードＤ１の順方
向に０．８Ｖ程度のＯＮ電圧でクランプされ、正電圧が
印加された場合にはダイオードＤ２、Ｄ６の順方向に２
×０．８Ｖ程度のＯＮ電圧でクランプされる。
子Ｉに負電圧が印加された場合はダイオードＤ１の順方
向に０．８Ｖ程度のＯＮ電圧でクランプされ、正電圧が
印加された場合にはダイオードＤ２、Ｄ６の順方向に２
×０．８Ｖ程度のＯＮ電圧でクランプされる。
【００１０】また、電源端子ＶDDに対して入力端子Ｉに
負電圧が印加された場合にはダイオードＤ６、Ｄ１の順
方向に２×０．８Ｖ程度のＯＮ電圧でクランプされ、正
電圧が付加された場合にはダイオードＤ２の順方向に
０．８Ｖ程度のＯＮ電圧でクランプされる。
負電圧が印加された場合にはダイオードＤ６、Ｄ１の順
方向に２×０．８Ｖ程度のＯＮ電圧でクランプされ、正
電圧が付加された場合にはダイオードＤ２の順方向に
０．８Ｖ程度のＯＮ電圧でクランプされる。
【００１１】したがって過電圧源の出力インピーダンス
を電流制限抵抗Ｒに比べて十分大きくしておけば、最大
１．６Ｖ程度の電圧が内部回路Ｃに付加されるだけでホ
ットキャリアが発生することを抑えることができ、後段
に接続される電界効果トランジスタのターン・オン電圧
ＶT の変動および伝達遅延時間の増大を抑止することが
できる。
を電流制限抵抗Ｒに比べて十分大きくしておけば、最大
１．６Ｖ程度の電圧が内部回路Ｃに付加されるだけでホ
ットキャリアが発生することを抑えることができ、後段
に接続される電界効果トランジスタのターン・オン電圧
ＶT の変動および伝達遅延時間の増大を抑止することが
できる。
【００１２】
【実施例】次に、本発明実施例を図面に基づいて説明す
る。図１は本発明第一実施例の構成を示す回路図であ
る。本発明第一実施例における内部回路Ｃには電源端子
ＶDDおよびＶSSと、入力端子Ｉおよび出力端子Ｏとが接
続される。入力端子Ｉおよび出力端子Ｏと電源端子ＶDD
およびＶSSとの間にはダイオードＤ１〜Ｄ４が逆方向に
接続される。さらに、逆方向ＯＮ電圧が１０Ｖ程度の電
源保護用ツェナーダイオードＺＤ５が接続され、電源端
子ＶDDとＶSSとの間には電源間順方向ダイオードＤ６お
よび電流制限抵抗Ｒの直列接続回路が設けられる。
る。図１は本発明第一実施例の構成を示す回路図であ
る。本発明第一実施例における内部回路Ｃには電源端子
ＶDDおよびＶSSと、入力端子Ｉおよび出力端子Ｏとが接
続される。入力端子Ｉおよび出力端子Ｏと電源端子ＶDD
およびＶSSとの間にはダイオードＤ１〜Ｄ４が逆方向に
接続される。さらに、逆方向ＯＮ電圧が１０Ｖ程度の電
源保護用ツェナーダイオードＺＤ５が接続され、電源端
子ＶDDとＶSSとの間には電源間順方向ダイオードＤ６お
よび電流制限抵抗Ｒの直列接続回路が設けられる。
【００１３】ＭＯＳトランジスタの入力端子Ｉから電源
端子ＶSSに対して数１０Ｖの過電圧が加えられた場合
に、図１に示すＭＯＳトランジスタＱ２のソース
（ＶSS）〜ゲート間にはＤ１の逆方向のオン電圧（例え
ば２０Ｖ）までは電圧がクランプされずにそのまま加え
られる。
端子ＶSSに対して数１０Ｖの過電圧が加えられた場合
に、図１に示すＭＯＳトランジスタＱ２のソース
（ＶSS）〜ゲート間にはＤ１の逆方向のオン電圧（例え
ば２０Ｖ）までは電圧がクランプされずにそのまま加え
られる。
【００１４】ＭＯＳトランジスタが微細化すると、ゲー
ト酸化膜も薄くなるためゲートソース間の電界は大きく
なり、キャリアが加速されて酸化膜中にトラップされ
る。ＭＯＳトランジスタの場合にはシリコン表面の電界
によりキャリアの伝導が支配されるので、酸化膜中の固
定電荷により発生する電界の影響を受ける。例えば電子
がトラップされた場合、電子による電界を打消すために
入力端子Ｉには正の電圧を余計に加える必要がある。
ト酸化膜も薄くなるためゲートソース間の電界は大きく
なり、キャリアが加速されて酸化膜中にトラップされ
る。ＭＯＳトランジスタの場合にはシリコン表面の電界
によりキャリアの伝導が支配されるので、酸化膜中の固
定電荷により発生する電界の影響を受ける。例えば電子
がトラップされた場合、電子による電界を打消すために
入力端子Ｉには正の電圧を余計に加える必要がある。
【００１５】また、ターン・オン電圧ＶT の変動が大き
くなると入力端子Ｉをハイ・レベルにしてもＭＯＳトラ
ンジスタＱ２は、オン抵抗が通常に比べて極端に大きく
なるためオンしなくなる。このような状態になると図３
に示す等価回路のごとく遅延時間が大きくなる。
くなると入力端子Ｉをハイ・レベルにしてもＭＯＳトラ
ンジスタＱ２は、オン抵抗が通常に比べて極端に大きく
なるためオンしなくなる。このような状態になると図３
に示す等価回路のごとく遅延時間が大きくなる。
【００１６】ここで、本発明実施例回路に過電圧が印加
された場合の入力保護回路ＩＣの動作について説明す
る。電源端子ＶSSに対して入力端子Ｉに負電圧が印加さ
れた場合はダイオードＤ１の順方向ＯＮ電圧（０．８Ｖ
程度）でクランプされ、電源端子ＶSSに対して入力端子
Ｉに正電圧が印加された場合にはダイオードＤ２、Ｄ６
の順方向ＯＮ電圧（２×０．８Ｖ程度）でクランプされ
る。
された場合の入力保護回路ＩＣの動作について説明す
る。電源端子ＶSSに対して入力端子Ｉに負電圧が印加さ
れた場合はダイオードＤ１の順方向ＯＮ電圧（０．８Ｖ
程度）でクランプされ、電源端子ＶSSに対して入力端子
Ｉに正電圧が印加された場合にはダイオードＤ２、Ｄ６
の順方向ＯＮ電圧（２×０．８Ｖ程度）でクランプされ
る。
【００１７】また、電源端子ＶDDに対して入力端子Ｉに
負電圧が印加された場合はダイオードＤ６、Ｄ１の順方
向ＯＮ電圧（２×０．８Ｖ程度）でクランプされ、電源
端子ＶDDに対して入力端子Ｉに正電圧が印加された場合
はダイオードＤ２の順方向ＯＮ電圧（０．８Ｖ程度）で
クランプされる。したがって、過電圧源の出力インピー
ダンスを電流制限抵抗Ｒに比べて十分大きくしておけ
ば、最大１．６Ｖ程度の電圧しか内部回路Ｃには加わら
ない。これに対し図４に示す従来例の場合は最大ダイオ
ードの順方向ＯＮ電圧（０．８Ｖ程度）＋電源保護用ツ
ェナーダイオードＺＤ５の逆方向ＯＮ電圧（１０Ｖ程
度）の電圧が加えられる。
負電圧が印加された場合はダイオードＤ６、Ｄ１の順方
向ＯＮ電圧（２×０．８Ｖ程度）でクランプされ、電源
端子ＶDDに対して入力端子Ｉに正電圧が印加された場合
はダイオードＤ２の順方向ＯＮ電圧（０．８Ｖ程度）で
クランプされる。したがって、過電圧源の出力インピー
ダンスを電流制限抵抗Ｒに比べて十分大きくしておけ
ば、最大１．６Ｖ程度の電圧しか内部回路Ｃには加わら
ない。これに対し図４に示す従来例の場合は最大ダイオ
ードの順方向ＯＮ電圧（０．８Ｖ程度）＋電源保護用ツ
ェナーダイオードＺＤ５の逆方向ＯＮ電圧（１０Ｖ程
度）の電圧が加えられる。
【００１８】図２は本発明第二実施例の構成を示す回路
図である。本発明第二実施例は、ダイオードＤ２、Ｄ４
が活線挿抜に対応するため削除され、またダイオードＤ
１、Ｄ３は逆方向ＯＮ電圧１０Ｖ程度のツェナーダイオ
ードＺＤ１、ＺＤ３に置換えられる。
図である。本発明第二実施例は、ダイオードＤ２、Ｄ４
が活線挿抜に対応するため削除され、またダイオードＤ
１、Ｄ３は逆方向ＯＮ電圧１０Ｖ程度のツェナーダイオ
ードＺＤ１、ＺＤ３に置換えられる。
【００１９】入力端子Ｉに過電圧が印加され、電源端子
ＶSSに対して入力端子Ｉに負電圧が印加された場合には
ツェナーダイオードＺＤ１の順方向ＯＮ電圧（０．８Ｖ
程度）でクランプされ、電源端子ＶSSに対して入力端子
Ｉに正電圧が印加された場合にはツェナーダイオードＺ
Ｄ１の逆方向ＯＮ電圧（１０Ｖ程度）でクランプされ
る。
ＶSSに対して入力端子Ｉに負電圧が印加された場合には
ツェナーダイオードＺＤ１の順方向ＯＮ電圧（０．８Ｖ
程度）でクランプされ、電源端子ＶSSに対して入力端子
Ｉに正電圧が印加された場合にはツェナーダイオードＺ
Ｄ１の逆方向ＯＮ電圧（１０Ｖ程度）でクランプされ
る。
【００２０】また、電源端子ＶDDに対して入力端子Ｉに
負電圧が印加された場合はダイオードＤ６、ツェナーダ
イオードＺＤ１の順方向ＯＮ電圧（２×０．８Ｖ程度）
でクランプされ、電源端子ＶDDに対して入力端子Ｉに正
電圧が印加された場合はダイオードＤ６の順方向電圧
（０．８Ｖ程度）＋ツェナーダイオードＺＤ１の逆方向
ＯＮ電圧（１０Ｖ程度）でクランプされる。すなわち最
大１０．８Ｖ程度の電圧しか内部回路Ｃには加わらな
い。これに対し図５に示す従来例の場合には最大ダイオ
ードＤ１の逆方向ＯＮ電圧（２０Ｖ程度）＋ＺＤ５の順
方向のＯＮ電圧（０．８Ｖ程度）の電圧が加えられる。
負電圧が印加された場合はダイオードＤ６、ツェナーダ
イオードＺＤ１の順方向ＯＮ電圧（２×０．８Ｖ程度）
でクランプされ、電源端子ＶDDに対して入力端子Ｉに正
電圧が印加された場合はダイオードＤ６の順方向電圧
（０．８Ｖ程度）＋ツェナーダイオードＺＤ１の逆方向
ＯＮ電圧（１０Ｖ程度）でクランプされる。すなわち最
大１０．８Ｖ程度の電圧しか内部回路Ｃには加わらな
い。これに対し図５に示す従来例の場合には最大ダイオ
ードＤ１の逆方向ＯＮ電圧（２０Ｖ程度）＋ＺＤ５の順
方向のＯＮ電圧（０．８Ｖ程度）の電圧が加えられる。
【００２１】
【発明の効果】以上説明したように本発明によれば、活
線挿抜に対応する場合でも最大１０．８Ｖ程度で入力端
子および出力端子に印加された過電圧がクランプされる
ように構成することにより、２０Ｖ程度の過電圧が加わ
りホットキャリアが発生することによってＶT の変動お
よび伝達遅延時間が増大することを防止することができ
る効果がある。
線挿抜に対応する場合でも最大１０．８Ｖ程度で入力端
子および出力端子に印加された過電圧がクランプされる
ように構成することにより、２０Ｖ程度の過電圧が加わ
りホットキャリアが発生することによってＶT の変動お
よび伝達遅延時間が増大することを防止することができ
る効果がある。
【図１】本発明第一実施例の構成を示す回路図。
【図２】本発明第二実施例の構成を示す回路図。
【図３】ターン・オン電圧変動に伴う遅延時間の変化を
説明する図。
説明する図。
【図４】従来例の構成を示す回路図。
【図５】他の従来例の構成を示す回路図。
Ｃ 内部回路 Ｉ 入力端子 Ｏ 出力端子 ＶDD、ＶSS 電源端子 ＩＣ 入力保護回路 ＯＣ 出力保護回路 Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ６ ダイオード ＺＤ５ 電源保護用ツェナーダイオード Ｒ 電流制限抵抗 ＺＤ１、ＺＤ３ ツェナーダイオード
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成３年９月３０日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
Claims (3)
- 【請求項１】 入力端子および出力端子との間に入力保
護回路および出力保護回路を備え、電源端子間に一つの
ツェナーダイオードを有する電源保護回路を備えた半導
体集積回路において、 前記電源保護回路に、前記ツェナーダイオードに並列に
接続される順方向のダイオードおよび電流制限用抵抗の
直列接続回路を備えたことを特徴とする半導体集積回路 - 【請求項２】 前記入力保護回路および前記出力保護回
路は、それぞれ直列接続されその接続点が入力または出
力に接続された各二つのダイオードで構成された請求項
１記載の半導体集積回路。 - 【請求項３】 前記入力保護回路および前記出力保護回
路は、それぞれ一つのツェナーダイオードで構成された
請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3252176A JPH0590929A (ja) | 1991-09-30 | 1991-09-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3252176A JPH0590929A (ja) | 1991-09-30 | 1991-09-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590929A true JPH0590929A (ja) | 1993-04-09 |
Family
ID=17233554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3252176A Pending JPH0590929A (ja) | 1991-09-30 | 1991-09-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590929A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009095171A (ja) * | 2007-10-10 | 2009-04-30 | Opnext Japan Inc | 通信モジュール |
| KR101105481B1 (ko) * | 2010-05-06 | 2012-01-13 | 전주대학교 산학협력단 | 평면 변압기 |
| KR101105536B1 (ko) * | 2010-06-04 | 2012-01-13 | 전주대학교 산학협력단 | 평면 변압기 |
| KR101105572B1 (ko) * | 2010-06-21 | 2012-01-17 | 엘지이노텍 주식회사 | 평면 변압기 |
-
1991
- 1991-09-30 JP JP3252176A patent/JPH0590929A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009095171A (ja) * | 2007-10-10 | 2009-04-30 | Opnext Japan Inc | 通信モジュール |
| KR101105481B1 (ko) * | 2010-05-06 | 2012-01-13 | 전주대학교 산학협력단 | 평면 변압기 |
| KR101105536B1 (ko) * | 2010-06-04 | 2012-01-13 | 전주대학교 산학협력단 | 평면 변압기 |
| KR101105572B1 (ko) * | 2010-06-21 | 2012-01-17 | 엘지이노텍 주식회사 | 평면 변압기 |
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