JPH0591352A - ライン番号発生回路 - Google Patents
ライン番号発生回路Info
- Publication number
- JPH0591352A JPH0591352A JP3252057A JP25205791A JPH0591352A JP H0591352 A JPH0591352 A JP H0591352A JP 3252057 A JP3252057 A JP 3252057A JP 25205791 A JP25205791 A JP 25205791A JP H0591352 A JPH0591352 A JP H0591352A
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- output
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Facsimile Transmission Control (AREA)
- Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)
Abstract
(57)【要約】
【目的】 ソフトウエア処理によらずハードウエアで容
易にランダムかつ重複がなく「１」から「２４０」まで
ライン番号を発生できる。 【構成】 スクランブル鍵Ａに基づき８次ＰＮ信号発生
器４への初期値を１ラインごとにカウンタ３により変化
させ、ＰＮ信号を発生し、さらに他のスクランブル鍵Ｂ
に基づきそのＰＮ信号を選択し、「０」から「２５５」
の数値をランダムに得る。コンパレータ９でその数値を
取捨選択してフルパーミテーション用のライン番号
「１」から「２４０」を得る。
易にランダムかつ重複がなく「１」から「２４０」まで
ライン番号を発生できる。 【構成】 スクランブル鍵Ａに基づき８次ＰＮ信号発生
器４への初期値を１ラインごとにカウンタ３により変化
させ、ＰＮ信号を発生し、さらに他のスクランブル鍵Ｂ
に基づきそのＰＮ信号を選択し、「０」から「２５５」
の数値をランダムに得る。コンパレータ９でその数値を
取捨選択してフルパーミテーション用のライン番号
「１」から「２４０」を得る。
Description
【０００１】
【産業上の利用分野】本発明は、映像スクランブル装置
のライン番号発生回路に利用する。特に、走査線転移方
式の映像スクランブル用の転移先ライン番号を発生する
ライン番号発生回路に関すものである。走査線転移（ラ
インパーミテーション）を行う範囲（フルフィールドの
場合２４０本）のライン番号を重複することなくランダ
ムに発生させるライン番号発生回路に関するものであ
る。
のライン番号発生回路に利用する。特に、走査線転移方
式の映像スクランブル用の転移先ライン番号を発生する
ライン番号発生回路に関すものである。走査線転移（ラ
インパーミテーション）を行う範囲（フルフィールドの
場合２４０本）のライン番号を重複することなくランダ
ムに発生させるライン番号発生回路に関するものであ
る。
【０００２】
【従来の技術】従来、ライン番号発生回路は、中央処理
装置（ＣＰＵ）を用いソフトウェアによる演算により行
っていた。〔たとえば、「テーブルス オブ アランダ
ムパーミュテーションズ」（Ｔａｂｌｅ ｏｆ ａ Ｒ
ａｎｄｏｍ Ｐｅｒｍｕｔａｔｉｏｎｓ）、Ｓｔａｎｆ
ｏｒｄ Ｕｎｉｖｅｒｓｉｔｙ Ｐｒｅｓｓ，１９６
３〕この方式は下記のアルゴリズムにより七個の数字を
ランダムに入れ替える。
装置（ＣＰＵ）を用いソフトウェアによる演算により行
っていた。〔たとえば、「テーブルス オブ アランダ
ムパーミュテーションズ」（Ｔａｂｌｅ ｏｆ ａ Ｒ
ａｎｄｏｍ Ｐｅｒｍｕｔａｔｉｏｎｓ）、Ｓｔａｎｆ
ｏｒｄ Ｕｎｉｖｅｒｓｉｔｙ Ｐｒｅｓｓ，１９６
３〕この方式は下記のアルゴリズムにより七個の数字を
ランダムに入れ替える。
【０００３】手順Ｐ１ 「ｊ」に「ｔ」を代入する。
【０００４】手順Ｐ２ 「０」から「１」の間の数
「ｕ」を任意に発生させる。
「ｕ」を任意に発生させる。
【０００５】手順Ｐ３ 「ｋ」に（ｊ×ｕを超えない最
大の整数＋１）を代入する。
大の整数＋１）を代入する。
【０００６】手順Ｐ４ ｋ番目の数とｊ番目の数を入れ
替える。
替える。
【０００７】手順Ｐ５ 「ｊ」から「１」を減算し、ｊ
＞１ならＰ２へもどる。
＞１ならＰ２へもどる。
【０００８】
【発明が解決しようとする課題】しかし、このような従
来のライン番号発生回路では、ソフトウェアによる演算
処理を行っているために、機器への中央処理装置の搭載
が必要となり、さらにソフトウェアの開発が必要となる
問題点があった。
来のライン番号発生回路では、ソフトウェアによる演算
処理を行っているために、機器への中央処理装置の搭載
が必要となり、さらにソフトウェアの開発が必要となる
問題点があった。
【０００９】本発明は上記の欠点を解決するもので、ソ
フトウエア処理によらずハードウエアで容易にランダム
かつ重複なく「１」から「２４０」の数値を発生できる
ライン番号発生回路を提供することを目的とする。
フトウエア処理によらずハードウエアで容易にランダム
かつ重複なく「１」から「２４０」の数値を発生できる
ライン番号発生回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、映像スクラン
ブル用の２ｎビットのスクランブル鍵を二つに分割して
保持する第一および第二のｎビットレジスタと、この第
一のｎビットレジスタの出力をロード値として入力する
制御信号により一つのライン番号が発生するごとにカウ
ントアップするｎビットカウンタと、このｎビットカウ
ンタの出力を初期値としてｎビットの疑似ランダム信号
を発生するｎ次Ｍ系列疑似ランダム信号発生回路と、上
記第二のｎビットレジスタの出力に「ｎ−１」を加算す
る加算器と、この加算器の出力をロード値とし上記ｎ次
Ｍ系列疑似ランダム信号発生回路に同期してカウントダ
ウンし「０」になったときに上記制御信号を出力するす
る「ｎ＋１」ビットダウンカウンタと、上記ｎ次Ｍ系列
疑似ランダム信号発生回路の出力疑似ランダム信号を入
力するｎビットシフトレジスタと、このｎビットシフト
レジスタの出力を上記「ｎ＋１」ビットダウンカウンタ
の出力値が「０」になったときにラッチするｎビットラ
ッチと、このｎビットラッチの出力値を選択してライン
番号として出力するコンパレータとを備えたことを特徴
とする。
ブル用の２ｎビットのスクランブル鍵を二つに分割して
保持する第一および第二のｎビットレジスタと、この第
一のｎビットレジスタの出力をロード値として入力する
制御信号により一つのライン番号が発生するごとにカウ
ントアップするｎビットカウンタと、このｎビットカウ
ンタの出力を初期値としてｎビットの疑似ランダム信号
を発生するｎ次Ｍ系列疑似ランダム信号発生回路と、上
記第二のｎビットレジスタの出力に「ｎ−１」を加算す
る加算器と、この加算器の出力をロード値とし上記ｎ次
Ｍ系列疑似ランダム信号発生回路に同期してカウントダ
ウンし「０」になったときに上記制御信号を出力するす
る「ｎ＋１」ビットダウンカウンタと、上記ｎ次Ｍ系列
疑似ランダム信号発生回路の出力疑似ランダム信号を入
力するｎビットシフトレジスタと、このｎビットシフト
レジスタの出力を上記「ｎ＋１」ビットダウンカウンタ
の出力値が「０」になったときにラッチするｎビットラ
ッチと、このｎビットラッチの出力値を選択してライン
番号として出力するコンパレータとを備えたことを特徴
とする。
【００１１】ここで、ｎは「２n −１」が走査線数以上
の整数である。
の整数である。
【００１２】また、本発明は、上記ｎは「８」であるこ
とができる。
とができる。
【００１３】
【作用】第一および第二のｎビットレジスタは映像スク
ランブル用の２ｎビットのスクランブル鍵を二つに分割
して保持する。ｎビットカウンタは第一のｎビットレジ
スタの出力をロード値として入力する制御信号により一
つのライン番号が発生するごとにカウントアップする。
ｎ次Ｍ系列疑似ランダム信号発生回路はｎビットカウン
タの出力を初期値としてｎビットの疑似ランダム信号を
発生する。加算器は第二のｎビットレジスタの出力に
「ｎ−１」を加算する。「ｎ＋１」ビットダウンカウン
タは加算器の出力をロード値としｎ次Ｍ系列疑似ランダ
ム信号発生回路に同期してカウントダウンし「０」にな
ったときに上記制御信号を出力する。Ｎビットシフトレ
ジスタはｎ次Ｍ系列疑似ランダム信号発生回路の出力疑
似ランダム信号を入力する。ｎビットラッチはｎビット
シフトレジスタの出力を「ｎ＋１」ビットダウンカウン
タの出力値が「０」になったときにラッチする。コンパ
レータはｎビットラッチの出力値を選択してライン番号
として出力する。また、ｎは８であることができる。
ランブル用の２ｎビットのスクランブル鍵を二つに分割
して保持する。ｎビットカウンタは第一のｎビットレジ
スタの出力をロード値として入力する制御信号により一
つのライン番号が発生するごとにカウントアップする。
ｎ次Ｍ系列疑似ランダム信号発生回路はｎビットカウン
タの出力を初期値としてｎビットの疑似ランダム信号を
発生する。加算器は第二のｎビットレジスタの出力に
「ｎ−１」を加算する。「ｎ＋１」ビットダウンカウン
タは加算器の出力をロード値としｎ次Ｍ系列疑似ランダ
ム信号発生回路に同期してカウントダウンし「０」にな
ったときに上記制御信号を出力する。Ｎビットシフトレ
ジスタはｎ次Ｍ系列疑似ランダム信号発生回路の出力疑
似ランダム信号を入力する。ｎビットラッチはｎビット
シフトレジスタの出力を「ｎ＋１」ビットダウンカウン
タの出力値が「０」になったときにラッチする。コンパ
レータはｎビットラッチの出力値を選択してライン番号
として出力する。また、ｎは８であることができる。
【００１４】以上によりソフトウエア処理によらずハー
ドウエアで容易にランダムかつ重複なく「１」から「２
４０」のライン番号を発生できる。
ドウエアで容易にランダムかつ重複なく「１」から「２
４０」のライン番号を発生できる。
【００１５】
【実施例】本発明の実施例について図面を参照して説明
する。図１は本発明一実施例ライン番号発生回路のブロ
ック構成図である。
する。図１は本発明一実施例ライン番号発生回路のブロ
ック構成図である。
【００１６】図１において、ライン番号発生回路は、映
像スクランブル用の２ｎビットとして１６ビットを二つ
に分割して（スクランブル鍵Ａ、Ｂ）保持する第一およ
び第二のｎビットレジスタとして８ビットレジスタ１お
よび８ビットレジスタ２と、８ビットレジスタ１の出力
をロード値として入力する制御信号により一つのライン
番号が発生するごとにカウントアップするｎビットカウ
ンタとして８ビットカウンタ３と、８ビットカウンタ３
の出力を初期値として８ビットの疑似ランダム信号とし
てＰＮ信号を発生する８次Ｍ系列疑似ランダム信号発生
器（ｎ次マルコフ系列疑似ランダム信号発生器）として
８次ＰＮ信号発生器４と、８ビットレジスタ２の出力に
７を加算する加算器６と、加算器６の出力をロード値と
し８次ＰＮ信号発生器４に同期してカウントダウンし
「０」になったときに上記制御信号を出力するする「ｎ
＋１」ビットダウンカウンタとして９ビットダウンカウ
ンタ７と、８次ＰＮ信号発生回路の出力ＰＮ信号を入力
するｎビットシフトレジスタとして８ビットレジスタ５
と、８ビットシフトレジスタ５の出力を９ビットダウン
カウンタ７の出力値が「０」になったときにラッチする
ｎビットラッチとして８ビットラッチ８と、８ビットラ
ッチ８の出力値を選択してライン番号として出力するコ
ンパレータ９とを備えたことを特徴とする。
像スクランブル用の２ｎビットとして１６ビットを二つ
に分割して（スクランブル鍵Ａ、Ｂ）保持する第一およ
び第二のｎビットレジスタとして８ビットレジスタ１お
よび８ビットレジスタ２と、８ビットレジスタ１の出力
をロード値として入力する制御信号により一つのライン
番号が発生するごとにカウントアップするｎビットカウ
ンタとして８ビットカウンタ３と、８ビットカウンタ３
の出力を初期値として８ビットの疑似ランダム信号とし
てＰＮ信号を発生する８次Ｍ系列疑似ランダム信号発生
器（ｎ次マルコフ系列疑似ランダム信号発生器）として
８次ＰＮ信号発生器４と、８ビットレジスタ２の出力に
７を加算する加算器６と、加算器６の出力をロード値と
し８次ＰＮ信号発生器４に同期してカウントダウンし
「０」になったときに上記制御信号を出力するする「ｎ
＋１」ビットダウンカウンタとして９ビットダウンカウ
ンタ７と、８次ＰＮ信号発生回路の出力ＰＮ信号を入力
するｎビットシフトレジスタとして８ビットレジスタ５
と、８ビットシフトレジスタ５の出力を９ビットダウン
カウンタ７の出力値が「０」になったときにラッチする
ｎビットラッチとして８ビットラッチ８と、８ビットラ
ッチ８の出力値を選択してライン番号として出力するコ
ンパレータ９とを備えたことを特徴とする。
【００１７】このような構成のライン番号発生回路の動
作について説明する。
作について説明する。
【００１８】図１において、本実施例では映像スクラン
ブルパタンを決定するためのスクランブル鍵は１６ビッ
トのバイナリ信号であり、これを８ビットずつに分割
し、それぞれをスクランブル鍵Ａ、スクランブル鍵Ｂと
している。それぞれの鍵は８ビットレジスタ１および８
ビットレジスタ２に入力され、さらに８ビットレジスタ
１の値は８ビットカウンタ３へロードされる。ライン番
号発生時にカウンタ３の値は８次ＰＮ信号発生器４に初
期値として入力され、ＰＮ信号を発生する。発生された
ＰＮ信号は８ビットシフトレジスタ５に順次入力され
る。
ブルパタンを決定するためのスクランブル鍵は１６ビッ
トのバイナリ信号であり、これを８ビットずつに分割
し、それぞれをスクランブル鍵Ａ、スクランブル鍵Ｂと
している。それぞれの鍵は８ビットレジスタ１および８
ビットレジスタ２に入力され、さらに８ビットレジスタ
１の値は８ビットカウンタ３へロードされる。ライン番
号発生時にカウンタ３の値は８次ＰＮ信号発生器４に初
期値として入力され、ＰＮ信号を発生する。発生された
ＰＮ信号は８ビットシフトレジスタ５に順次入力され
る。
【００１９】一方、８ビットレジスタ２の値は加算器６
により「７」を加算され、その値が９ビットダウンカウ
ンタ７へロードされる。９ビットダウンカウンタ７は８
次ＰＮ信号発生器４のクロック信号に同期してカウント
ダウンし、値が「０」になったときに８ビットシフトレ
ジスタ５の値を８ビットラッチ８へ入力する。これはた
とえばスクランブル鍵Ｂの値が「１０」のときに８次Ｐ
Ｎ信号発生器４からの１１番目の出力データから１８番
目の出力データまでの８ビットをラッチすることにな
る。ただし、８次ＰＮ信号発生器４へ初期値をロードし
たときの出力を１番目と数える。この８ビットラッチ８
の値は「０」から「２５５」までのいずれかとなってお
り、これを一つのライン番号用データとする。
により「７」を加算され、その値が９ビットダウンカウ
ンタ７へロードされる。９ビットダウンカウンタ７は８
次ＰＮ信号発生器４のクロック信号に同期してカウント
ダウンし、値が「０」になったときに８ビットシフトレ
ジスタ５の値を８ビットラッチ８へ入力する。これはた
とえばスクランブル鍵Ｂの値が「１０」のときに８次Ｐ
Ｎ信号発生器４からの１１番目の出力データから１８番
目の出力データまでの８ビットをラッチすることにな
る。ただし、８次ＰＮ信号発生器４へ初期値をロードし
たときの出力を１番目と数える。この８ビットラッチ８
の値は「０」から「２５５」までのいずれかとなってお
り、これを一つのライン番号用データとする。
【００２０】次に、カウンタ３の値を一つのカウントア
ップし、また９ビットダウンカウンタ７へは加算器６の
値を再度ロードし、上述と同じように次にライン番号用
データを生成する。
ップし、また９ビットダウンカウンタ７へは加算器６の
値を再度ロードし、上述と同じように次にライン番号用
データを生成する。
【００２１】ｎ次のＭ系列擬似ランダム信号回路は「２
n −１」個のランダムデータを出力し、さらに初期値に
よってこの発生順が変わることにより、上述の操作を２
５６回繰返すことにより、「０」から「２５５」の数値
をランダムかつ重複なく得られる。フルフィールドのラ
インパーミテーションの場合には転移を行うラインは通
常２４０本（場合によっては２３２本）であるためにコ
ンパレータ９により必要なデータのみを選択し、「１」
から「２４０」までの２４０個のライン番号用データを
得る。
n −１」個のランダムデータを出力し、さらに初期値に
よってこの発生順が変わることにより、上述の操作を２
５６回繰返すことにより、「０」から「２５５」の数値
をランダムかつ重複なく得られる。フルフィールドのラ
インパーミテーションの場合には転移を行うラインは通
常２４０本（場合によっては２３２本）であるためにコ
ンパレータ９により必要なデータのみを選択し、「１」
から「２４０」までの２４０個のライン番号用データを
得る。
【００２２】
【発明の効果】以上説明したように、本発明は、ソフト
ウエア処理によらずハードウエアによるから量産性がよ
く集積化が可能であり容易でランダムかつ重複なく
「１」から「２４０」のライン番号を発生できる優れた
効果がある。
ウエア処理によらずハードウエアによるから量産性がよ
く集積化が可能であり容易でランダムかつ重複なく
「１」から「２４０」のライン番号を発生できる優れた
効果がある。
【図１】本発明一実施例ライン番号発生回路のブロック
構成図。
構成図。
１、２ ８ビットレジスタ ３ ８ビットカウンタ ４ ８次ＰＮ信号発生器 ５ ８ビットシフトレジスタ（シリアルパラレル変換
器） ６ 加算器 ７ ９ビットダウンカウンタ ８ ８ビットラッチ ９ コンパレータ
器） ６ 加算器 ７ ９ビットダウンカウンタ ８ ８ビットラッチ ９ コンパレータ
Claims (2)
- 【請求項１】 映像スクランブル用の２ｎビットのスク
ランブル鍵を二つに分割して保持する第一および第二の
ｎビットレジスタと、この第一のｎビットレジスタの出
力をロード値として入力する制御信号により一つのライ
ン番号が発生するごとにカウントアップするｎビットカ
ウンタと、このｎビットカウンタの出力を初期値として
ｎビットの疑似ランダム信号を発生するｎ次Ｍ系列疑似
ランダム信号発生回路と、上記第二のｎビットレジスタ
の出力に「ｎ−１」を加算する加算器と、この加算器の
出力をロード値とし上記Ｎ次Ｍ系列疑似ランダム信号発
生回路に同期してカウントダウンし「０」になったとき
に上記制御信号を出力するする「ｎ＋１」ビットダウン
カウンタと、上記Ｎ次Ｍ系列疑似ランダム信号発生回路
の出力疑似ランダム信号を入力するｎビットシフトレジ
スタと、このｎビットシフトレジスタの出力を上記「ｎ
＋１」ビットダウンカウンタの出力値が「０」になった
ときにラッチするｎビットラッチと、このｎビットラッ
チの出力値を選択してライン番号として出力するコンパ
レータとを備えたことを特徴とするライン番号発生回
路。ただし、ｎは「２n −１」が走査線数以上の整数で
ある。 - 【請求項２】 上記ｎは「８」である請求項１記載のラ
イン番号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03252057A JP3102085B2 (ja) | 1991-09-30 | 1991-09-30 | ライン番号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03252057A JP3102085B2 (ja) | 1991-09-30 | 1991-09-30 | ライン番号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0591352A true JPH0591352A (ja) | 1993-04-09 |
| JP3102085B2 JP3102085B2 (ja) | 2000-10-23 |
Family
ID=17231966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03252057A Expired - Fee Related JP3102085B2 (ja) | 1991-09-30 | 1991-09-30 | ライン番号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3102085B2 (ja) |
-
1991
- 1991-09-30 JP JP03252057A patent/JP3102085B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3102085B2 (ja) | 2000-10-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |