JPH0593046U - Chip module with resistor array - Google Patents

Chip module with resistor array

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JPH0593046U
JPH0593046U JP038424U JP3842492U JPH0593046U JP H0593046 U JPH0593046 U JP H0593046U JP 038424 U JP038424 U JP 038424U JP 3842492 U JP3842492 U JP 3842492U JP H0593046 U JPH0593046 U JP H0593046U
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JP
Japan
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resistor
external connection
insulating substrate
chip module
connection terminals
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JP038424U
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川 進 多
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Nippon Chemi Con Corp
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Nippon Chemi Con Corp
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    • H10W72/531Shapes of wire connectors

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  • Parts Printed On Printed Circuit Boards (AREA)

Abstract

(57)【要約】 【目的】 入力端子などに接続するプルアップ抵抗のよ
うな抵抗素子を含むチップモジュールにおいて、基板占
有面積を低減しかつ実装工程を簡略化する。 【構成】 外部接続端子に選択的に接続可能な抵抗素子
を内蔵した抵抗アレイ付きチップモジュールにおいて、
絶縁基板(1)上に装着されたベアチップIC素子
(5)と、前記絶縁基板に設けられ前記ベアチップIC
素子の接続端子に電気的に接続された第1のグループの
外部接続端子(7a,7c,7e,7g,9b,9d,
9f)と、前記絶縁基板上に形成され、前記第1のグル
ープの外部接続端子のいずれかに一端が接続された抵抗
体(17)および切断可能な導体パターン(19)の並
列接続回路と、前記絶縁基板に設けられ前記並列接続回
路の他端に接続された第2のグループの外部接続端子
(7b,7d,7f,9a,9c,9e,9g)とを備
える。
(57) [Abstract] [Purpose] In a chip module including a resistance element such as a pull-up resistor connected to an input terminal or the like, the board occupying area is reduced and the mounting process is simplified. [Structure] In a chip module with a resistor array that has a resistor element that can be selectively connected to an external connection terminal,
Bare chip IC element (5) mounted on insulating substrate (1), and bare chip IC provided on said insulating substrate
External connection terminals (7a, 7c, 7e, 7g, 9b, 9d, of the first group) electrically connected to the connection terminals of the element.
9f), a parallel connection circuit of a resistor (17) and a severable conductor pattern (19) formed on the insulating substrate and having one end connected to any of the external connection terminals of the first group, A second group of external connection terminals (7b, 7d, 7f, 9a, 9c, 9e, 9g) provided on the insulating substrate and connected to the other end of the parallel connection circuit is provided.

Description

【考案の詳細な説明】[Detailed description of the device]

【0001】[0001]

【産業上の利用分野】[Industrial applications]

本考案は、抵抗アレイ付きチップモジュールに関し、特にIC素子の入力端子 などの外部接続端子にプルアップまたはプルダウンなどのために接続可能な抵抗 素子を内蔵したチップモジュールに関する。 The present invention relates to a chip module with a resistance array, and more particularly to a chip module having a resistance element that can be connected to an external connection terminal such as an input terminal of an IC element for pull-up or pull-down.

【0002】[0002]

【従来の技術】[Prior Art]

例えば、デジタルICを使用する場合には、該デジタルIC素子の入力部ある いは出力部にプルアップまたはプルダウンのために抵抗を接続し、例えば+5ボ ルトなどの電源に接続することにより、素子入力を高レベルまたは低レベルに保 持することが行なわれている。このような回路を構成するためには、従来、プリ ント基板上にIC素子と抵抗素子とを別々に実装し、はんだ付けと配線パターン によって該IC素子の入力部または出力部に抵抗素子を接続していた。 For example, when a digital IC is used, a resistor is connected to the input section or the output section of the digital IC element for pull-up or pull-down, and the element is connected to a power source such as +5 bolts. Keeping the input high or low is done. In order to form such a circuit, conventionally, an IC element and a resistance element are separately mounted on a printed board, and the resistance element is connected to an input section or an output section of the IC element by soldering and a wiring pattern. Was.

【0003】[0003]

【考案が解決しようとする課題】[Problems to be solved by the device]

ところが、このような従来の回路構成方法では、IC素子と抵抗素子とをプリ ント基板上に別々に実装するため基板占有面積が大きくなり、回路を高密度実装 することは不可能であった。また、IC素子の端子と抵抗素子とを配線パターン およびはんだ付けにより接続するため、実装する部品点数が多くなるとともに、 実装工数が増大するという不都合もあった。 However, in such a conventional circuit configuration method, since the IC element and the resistance element are separately mounted on the printed board, the board occupying area becomes large and it is impossible to mount the circuit at a high density. Further, since the terminals of the IC element and the resistance element are connected by a wiring pattern and soldering, the number of parts to be mounted is increased and the mounting man-hour is increased.

【0004】 本考案の目的は、前述の従来例の回路構造における問題点に鑑み、簡単な実装 工程によりプルアップ抵抗などを含む電子回路を高密度で実装できかつ、部品実 装工数および部品点数を低減できるようにしたチップモジュールを提供すること にある。In view of the above-mentioned problems in the circuit structure of the conventional example, an object of the present invention is to be able to mount an electronic circuit including a pull-up resistor and the like at a high density by a simple mounting process, and to mount parts and the number of parts. It is to provide a chip module that can reduce the power consumption.

【0005】[0005]

【課題を解決するための手段】[Means for Solving the Problems]

上記目的を達成するため、本考案によれば、外部接続端子に選択的に接続可能 な抵抗素子を内蔵した抵抗アレイ付きチップモジュールが提供され、該チップモ ジュールは、 絶縁基板上に装着されたベアチップIC素子と、前記絶縁基板に設けられ前記 ベアチップIC素子の接続端子に電気的に接続された第1のグループの外部接続 端子と、前記絶縁基板上に形成された抵抗体および導体パターンの並列接続回路 であって該並列接続回路の一端は前記第1のグループの外部接続端子のいずれか に接続されているものと、前記絶縁基板に設けられ前記並列接続回路の他端に接 続された第2のグループの外部接続端子とを具備することを特徴とする。 To achieve the above object, according to the present invention, there is provided a chip module with a resistor array having a resistor element that can be selectively connected to an external connection terminal, the chip module being a bare chip mounted on an insulating substrate. An IC element, a first group of external connection terminals provided on the insulating substrate and electrically connected to connection terminals of the bare chip IC element, and a resistor and a conductor pattern formed on the insulating substrate in parallel connection. A circuit in which one end of the parallel connection circuit is connected to one of the external connection terminals of the first group, and a circuit connected to the other end of the parallel connection circuit provided on the insulating substrate. It is characterized by comprising two groups of external connection terminals.

【0006】 なお、前記抵抗体と導体パターンとの並列接続回路は絶縁基板の前記ベアチッ プIC素子の実装面と反対の面に設けると好都合である。It is convenient to provide the parallel connection circuit of the resistor and the conductor pattern on the surface of the insulating substrate opposite to the surface on which the bare IC element is mounted.

【0007】[0007]

【作用】[Action]

上記構成に係わる抵抗アレイ付きチップモジュールにおいては、前記並列接続 回路の前記導体パターンを例えばレーザトリミングによって切断することにより 前記外部接続端子に抵抗素子を接続することが可能である。この抵抗素子は例え ばプルアップ抵抗、プルダウン抵抗、入力抵抗その他として使用可能である。ま た、前記外部接続端子に抵抗素子を接続する必要がない場合は前記導体パターン を切断しないことにより、第1のグループの外部接続端子から抵抗体を接続する ことなく外部に接続することが可能であり、この場合はこの第1のグループの外 部接続端子と前記導体パターンによって接続されている第2のグループの外部接 続端子とを共に外部回路との接続のために使用できる。 In the chip module with a resistance array having the above configuration, the resistance element can be connected to the external connection terminal by cutting the conductor pattern of the parallel connection circuit by, for example, laser trimming. This resistance element can be used as, for example, a pull-up resistor, a pull-down resistor, an input resistor or the like. Also, when it is not necessary to connect a resistance element to the external connection terminal, by disconnecting the conductor pattern, the external connection terminal of the first group can be connected to the outside without connecting the resistor. In this case, both the external connection terminals of the first group and the external connection terminals of the second group connected by the conductor pattern can be used together for connection with an external circuit.

【0008】 また、前記抵抗体と導体パターンとの並列接続回路を絶縁基板の前記ベアチッ プIC素子の実装面と反対の面に設けることにより、前記絶縁基板上の領域を有 効に活用することができ、チップモジュール自体の集積度をも向上させることが 可能となる。In addition, the parallel connection circuit of the resistor and the conductor pattern is provided on the surface of the insulating substrate opposite to the surface on which the bare IC element is mounted, so that the area on the insulating substrate is effectively utilized. Therefore, the integration degree of the chip module itself can be improved.

【0009】[0009]

【実施例】 以下、図面を参照して本考案の実施例につき説明する。図1は、本考案の1実 施例に係わる抵抗アレイ付きチップモジュールの外観を示す。同図のチップモジ ュールは、例えばアルミナなどによって形成された絶縁基板1上に形成された例 えば導電性のダイボンドパッド3を有し、このダイボンドパッド3上にはベアチ ップIC素子5が装着されている。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows an appearance of a chip module with a resistor array according to one embodiment of the present invention. The chip module shown in the figure has, for example, a conductive die bond pad 3 formed on an insulating substrate 1 made of alumina or the like, and a bare chip IC element 5 is mounted on the die bond pad 3. ing.

【0010】 また、絶縁基板1の周辺部には導電性の外部接続端子7a,7b,7c,…, 7gおよび9a,9b,9c,…,9gが形成されている。これらの外部接続端 子7a,7b,7c,…,7gと9a,9b,9c…,9gとは絶縁基板1の互 いに対向する側辺部に設けられている。Further, conductive peripheral connecting terminals 7a, 7b, 7c, ..., 7g and 9a, 9b, 9c ,. These external connection terminals 7a, 7b, 7c, ..., 7g and 9a, 9b, 9c ..., 9g are provided on the sides of the insulating substrate 1 which face each other.

【0011】 また、これら各外部接続端子の内、例えば、外部接続端子7a,7c,7e, 7gおよび9b,9d,9fはそれぞれ絶縁基板1上に形成された配線パターン 11を介してボンディングパッド13と電気的に接続されている。そして、各ボ ンディングパッド13はベアチップIC素子5上のボンディングパッドとボンデ ィングワイヤ15によって相互に接続されている。Among these external connection terminals, for example, the external connection terminals 7a, 7c, 7e, 7g and 9b, 9d, 9f are respectively bonded to the bonding pad 13 via the wiring pattern 11 formed on the insulating substrate 1. Is electrically connected to. Then, the respective bonding pads 13 are connected to each other by the bonding pads on the bare chip IC element 5 and the bonding wires 15.

【0012】 図1のチップモジュールにおいては、外部接続端子7a,7c,7e,7gお よび9b,9d,9fがそれぞれ第1のグループの外部接続端子として使用され 、それぞれ配線パターン11、ボンディングパッド13およびボンディングワイ ヤ15などを介してベアチップIC素子5の外部接続端子と接続されている。ま た、絶縁基板1に設けられた他の外部接続端子7b,7d,7fおよび9a,9 c,9e,9gは第2のグループの外部接続端子として使用されており、直接ベ アチップIC素子5とは接続されていない。In the chip module of FIG. 1, the external connection terminals 7a, 7c, 7e, 7g and 9b, 9d, 9f are used as the external connection terminals of the first group, respectively, and the wiring pattern 11 and the bonding pad 13 are used, respectively. Also, it is connected to the external connection terminal of the bare chip IC element 5 via the bonding wire 15 and the like. Moreover, the other external connection terminals 7b, 7d, 7f and 9a, 9c, 9e, 9g provided on the insulating substrate 1 are used as the external connection terminals of the second group, and are directly connected to the bare chip IC element 5 Is not connected to.

【0013】 図2は、図1のチップモジュールにおける絶縁基板1のベアチップIC素子5 が実装された面、すなわちA面、と反対側のB面側に設けられた回路パターンを 示す。なお、図2では、理解を容易にするため、B面の回路パターンをA面から 透視した状態を説明的に示している。従って、図2の回路パターンにおける各両 端部の電極7g,7f,…および9g,9f,…などは図1の同じ参照記号で示 す内部接続端子にそれぞれ繋っている。各回路パターンは印刷抵抗体17と導電 パターン19との並列接続回路によって構成され、このような並列接続回路の両 端がそれぞれ外部接続端子7gと9gとの間、7fと9fとの間などに接続され ている。FIG. 2 shows a circuit pattern provided on the surface of the insulating substrate 1 in the chip module of FIG. 1 on which the bare chip IC element 5 is mounted, that is, the surface A and the surface B opposite to the surface A. Note that, in FIG. 2, for ease of understanding, a state in which the circuit pattern on the B surface is seen through from the A surface is illustratively shown. Therefore, the electrodes 7g, 7f, ... And 9g, 9f, ... At both ends in the circuit pattern of FIG. 2 are connected to the internal connection terminals indicated by the same reference symbols in FIG. Each circuit pattern is composed of a parallel connection circuit of the printed resistor 17 and the conductive pattern 19, and both ends of such a parallel connection circuit are placed between the external connection terminals 7g and 9g, 7f and 9f, respectively. It is connected.

【0014】 図3は、図2の並列接続回路パターンの詳細を示す。この並列接続回路は、例 えば前記外部接続端子9gと7gとの間に設けられた導電パターン19とこの導 電パターン19に並列接続された印刷抵抗体17とを備えている。そして、この ような導電パターン19と印刷抵抗体17とは、それぞれ例えば点線D、Cで示 すようにレーザトリミングなどによって切断可能なものとなっている。FIG. 3 shows details of the parallel connection circuit pattern of FIG. The parallel connection circuit includes, for example, a conductive pattern 19 provided between the external connection terminals 9g and 7g and a printed resistor 17 connected in parallel to the conductive pattern 19. The conductive pattern 19 and the printed resistor 17 can be cut by laser trimming or the like as shown by dotted lines D and C, respectively.

【0015】 このような構成おいて、例えば外部接続端子7gがベアチップIC素子5の入 力端子であるものとし、この入力端子7gにプルアップ抵抗を接続して使用する 場合には、前記導電パターン19のD部分をレーザビームなどによって切断する 。これにより、図4の(a)に示すように、入力端子7gと外部接続端子9gと の間に抵抗体17が接続され、端子9gを所定の電源に接続することにより、I C素子5の入力端子7gをプルアップすることができる。In such a configuration, for example, when the external connection terminal 7g is an input terminal of the bare chip IC element 5 and a pull-up resistor is connected to the input terminal 7g for use, the conductive pattern is used. The D part of 19 is cut by a laser beam or the like. As a result, as shown in FIG. 4A, the resistor 17 is connected between the input terminal 7g and the external connection terminal 9g, and the terminal 9g is connected to a predetermined power source. The input terminal 7g can be pulled up.

【0016】 また、プルアップ抵抗を接続する必要がない場合には、前記図3における印刷 抵抗体17を点線Cの部分で切断するか、あるいは切断せずにそのまま使用する ことにより、外部接続端子7gおよび9gの双方を共にIC素子5への入力端子 として使用できる。すなわち、IC素子5のある電極への外部接続端子として2 カ所の端子7g,9gを使用することが可能となり、配線の自由度が向上する。When it is not necessary to connect the pull-up resistor, the printed resistor 17 in FIG. 3 is cut at the portion indicated by the dotted line C, or it is used as it is without being cut, so that the external connection terminal Both 7g and 9g can be used as input terminals to the IC element 5. That is, it is possible to use the terminals 7g and 9g at two places as external connection terminals to an electrode of the IC element 5, and the degree of freedom of wiring is improved.

【0017】[0017]

【考案の効果】[Effect of the device]

以上のように、本考案によれば、チップモジュールの基板上にIC素子および 抵抗体を形成し、かつ両者の接続を行なうため、メインプリント基板にはチップ モジュールのみを実装すればよく抵抗を別に実装する必要がなくなる。このため 、基板占有面積が大幅に減少し、電子回路の高密度実装が可能となる。また、抵 抗素子とIC素子との選択的接続が、レーザトリミングなどにより行なわれるか ら、従来のようにIC素子と抵抗素子をプリント基板上ではんだ接続する場合に 比べ、接続工程が簡略化され信頼性が向上する。また、抵抗素子を別に実装する 必要がなく、実装する部品がチップモジュールのみとなり、実装工数が低減され る。さらに、抵抗素子を使用しない場合には、外部接続端子が2カ所使用できる から、配線の自由度が向上し、プリント基板の回路パターンの設計が容易になる 。 As described above, according to the present invention, the IC element and the resistor are formed on the substrate of the chip module, and the two are connected to each other. Therefore, only the chip module needs to be mounted on the main printed circuit board and the resistor is separately provided. Eliminates the need to implement. For this reason, the area occupied by the substrate is significantly reduced, and high-density mounting of electronic circuits becomes possible. Also, because the selective connection between the resistor element and the IC element is performed by laser trimming, etc., the connection process is simplified compared to the conventional solder connection of the IC element and the resistor element on the printed circuit board. And reliability is improved. Also, it is not necessary to separately mount the resistance element, and the only parts to be mounted are the chip modules, which reduces the mounting man-hours. Further, when the resistance element is not used, the external connection terminals can be used at two places, so that the degree of freedom of wiring is improved and the design of the circuit pattern of the printed circuit board is facilitated.

【図面の簡単な説明】[Brief description of drawings]

【図1】本考案の1実施例に係わる抵抗アレイ付きチッ
プモジュールの外観を示す説明的斜視図である。
FIG. 1 is an explanatory perspective view showing the external appearance of a chip module with a resistor array according to an embodiment of the present invention.

【図2】図1のチップモジュールの裏面の回路パターン
を該チップモジュールの表面から透視した状態で示す説
明図である。
FIG. 2 is an explanatory diagram showing a circuit pattern on the back surface of the chip module of FIG. 1 as seen through from the front surface of the chip module.

【図3】図2の回路パターンにおける並列接続回路の1
つを詳細に示す拡大説明図である。
FIG. 3 is one of parallel connection circuits in the circuit pattern of FIG.
It is an enlarged explanatory view showing one in detail.

【図4】図1のチップモジュールにおいて、プルアップ
抵抗素子を使用する場合(a)と、使用しない場合
(b)との等価回路を示す説明的ブロック回路図であ
る。
FIG. 4 is an explanatory block circuit diagram showing an equivalent circuit in the chip module of FIG. 1 when a pull-up resistance element is used (a) and when it is not used (b).

【符号の説明】[Explanation of symbols]

1 絶縁基板 3 ダイボンドパッド 5 ベアチップIC素子 7a,7b,7c,…,7g,9a,9b,9c,…,
9g 外部接続端子 11 配線パターン 13 ボンディングパッド 15 ボンディングワイヤ 17 印刷抵抗体 19 導電パターン
1 Insulating Substrate 3 Die Bond Pad 5 Bare Chip IC Elements 7a, 7b, 7c, ..., 7g, 9a, 9b, 9c ,.
9g External connection terminal 11 Wiring pattern 13 Bonding pad 15 Bonding wire 17 Printing resistor 19 Conductive pattern

Claims (2)

【実用新案登録請求の範囲】[Scope of utility model registration request] 【請求項1】 外部接続端子に選択的に接続可能な抵抗
素子を内蔵した抵抗アレイ付きチップモジュールであっ
て、 絶縁基板上に装着されたベアチップIC素子と、前記絶
縁基板に設けられ前記ベアチップIC素子の接続端子に
電気的に接続された第1のグループの外部接続端子と、
前記絶縁基板上に形成された抵抗体および導体パターン
の並列接続回路であって、該並列接続回路の一端は前記
第1グループの外部接続端子のいずれかに接続されてい
るものと、前記絶縁基板に設けられ前記並列接続回路の
他端に接続された第2のグループの外部接続端子とを具
備し、前記並列接続回路の前記導体パターンを切断する
ことにより必要に応じて前記外部接続端子に抵抗素子を
接続可能としたことを特徴とする抵抗アレイ付きチップ
モジュール。
1. A chip module with a resistance array having a built-in resistance element that can be selectively connected to an external connection terminal, the bare chip IC element being mounted on an insulating substrate, and the bare chip IC provided on the insulating substrate. A first group of external connection terminals electrically connected to the connection terminals of the element;
A parallel connection circuit of a resistor and a conductor pattern formed on the insulating substrate, wherein one end of the parallel connection circuit is connected to one of the external connection terminals of the first group; A second group of external connection terminals that are connected to the other end of the parallel connection circuit and are connected to the other end of the parallel connection circuit by cutting the conductor pattern of the parallel connection circuit. A chip module with a resistor array, in which elements can be connected.
【請求項2】 前記抵抗体と導体パターンとの並列接続
回路は絶縁基板の前記ベアチップIC素子の実装面と反
対の面に設けたことを特徴とする抵抗アレイ付きチップ
モジュール。
2. A chip module with a resistor array, wherein the parallel connection circuit of the resistor and the conductor pattern is provided on the surface of the insulating substrate opposite to the surface on which the bare chip IC element is mounted.
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