JPH0593920A - 液晶表示装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ＴＦＴの加工効率の向上とスケールファクタ
の緩和とによりその製造歩留まりを向上させ、ＴＦＴ基
板の製造コストを低減することができる液晶表示装置お
よびその製造方法を提供する。 【構成】 ＴＦＴ基板とは異なるウエハ等の基板上に、
該基板から切断分離可能に多数のＴＦＴを集中的に高密
度に同時形成し、該高密度に形成されたＴＦＴより切断
分離した個別のトランジスタを、マトリックス用配線等
を有する基板上の各画素に対応した位置にそれぞれ搭載
してＴＦＴ基板を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、スイッチマトリックス
形の液晶テレビモニタのように、多数の表示画素をスイ
ッチング用トランジスタにより個別に制御するフラット
パネル形の液晶表示装置およびその製造方法に係わり、
特に、薄膜トランジスタの製造歩留まりを向上させて、
薄膜トランジスタ基板の製造コストを低減するのに好適
な液晶表示装置およびその製造方法に関する。

【０００２】

【従来の技術】液晶表示装置のうち液晶テレビモニタ等
のフラットパネルディスプレイの分野では、明るい画
像，高い解像度，速い応答性，および多階調表示の実現
可能な製品に対するニーズが高まってきている。ディス
プレイ用のガラス基板上に、ホトレジストプロセスまた
は成膜プロセスを用いて３端子の薄膜トランジスタ（Ｔ
ｈｉｎ−Ｆｉｌｍ−Ｔｒａｎｓｉｓｔｏｒ，以下、単に
ＴＦＴという）を直接形成するＴＦＴ液晶テレビモニタ
は、ＴＦＴをスイッチング素子として使用し、各画素を
個別かつ多階調に制御できるため、次世代のフラットパ
ネルディスプレイとして注目されており、より一層の大
画面化および高解像度化に向けて開発が進められている
状況にある。

【０００３】図１１にスイッチマトリックス形の液晶テ
レビモニタの構造概念を示す。図において、２４ａ〜２
４ｍは信号駆動系５１に接続されたデータ線、２５ａ〜
２５ｎは走査駆動系５０に接続されたゲート線、２６は
データ線２４ａ〜２４ｍおよびゲート線２５ａ〜２５ｎ
に対応して設けられた多数の画素電極、２９は画素電極
２６の容量蓄積部、５２は画素駆動スイッチ用のトラン
ジスタである。データ線２４ａ〜２４ｍおよびゲート線
２５ａ〜２５ｎによりトランジスタ５２が選択される
と、容量蓄積部２９に電荷が蓄積され、蓄積された電荷
量に応じて画素電極２６と該画素電極２６に対向して配
置されている図示しない透明電極との間の電界が変化
し、両者の間に封入されている液晶の配向が制御される
構成になっている。

【０００４】上記ＴＦＴ液晶テレビモニタの従来の製造
方法は、「フラットパネル・ディスプレイ１９９１」
（日経エレクトロニクス・日経マイクロデバイス編集、
日経ＢＰ社１９９０．１１．２６発行、ｐ８２）に、Ｔ
ＦＴの形成工程，アクティブ・マトリックス型基板を作
る工程，セル化やドライバを実装する工程等が記載され
ている。このうちＴＦＴの形成工程の一般例を、ＴＦＴ
の側断面図を示す図１２を参照して説明する。図におい
て、ガラス基板２８上に、まずゲート電極１２を形成
し、つづいてゲート酸化膜１３，ゲート絶縁膜１４，ア
モルファスＳｉ１５，チャネル・ストッパ１６を順次形
成する。つぎに、アモルファスＳｉ１５の島を形成して
該島の上にオーミック層と呼ばれる拡散防止膜１７，１
７´を形成する。ついで、図示しないＩＴＯ膜の画素電
極を形成し、さらに、ソース電極１８，ドレイン電極１
９を形成した後、保護膜２０を形成してＴＦＴが完成す
る。このＴＦＴの製造は、半導体の場合と同様に、パタ
ーンの露光および現像を行うホトレジストプロセスや、
スパッタ，エッチングあるいはＣＶＤ法等の成膜プロセ
スにより行われていた。そして、ＴＦＴ液晶テレビモニ
タは、この完成したＴＦＴを多数搭載したＴＦＴ基板
に、図示しないブラック・マトリックスやカラー・フィ
ルタを形成した後、該ＴＦＴ基板とＩＴＯ膜の対向電極
を設けたカバーガラスとを、封入した液晶を介して対向
させて形成される。この場合、封入した液晶のギャップ
は、微小径のビーズ玉を液晶とともに多数封入して一定
に保つようになっていた。

【０００５】

【発明が解決しようとする課題】前記ＴＦＴの製造にお
けるホトレジストプロセスや成膜プロセスは、ＴＦＴの
基板全面に対して行う一括処理であるため、従来はこの
方法が半導体の場合と同様に、ＴＦＴの製造コストを低
減することができる鍵になると考えられていた。しか
し、ＴＦＴの基板はその面積のほとんどが画素の開口部
で占められているため、数１にて示される基板上のすべ
てのＴＦＴの合計面積ΣＡｔが、ＴＦＴの基板の全面積
Ａｄに占める割合、すなわち加工効率ηの値は、１／数
百〜１／数千の非常に小さい値になる。なお、この値
は、１個のＴＦＴ面積Ａｔと１つの画素面積Ａｅとの割
合にほぼ等しい。

【０００６】

【数１】

【０００７】このため、前記ホトレジストプロセスや成
膜プロセスの実質的な加工効率が低くなり、製造のスル
ープットの低下や、高精度の露光装置等の高価な製造装
置の必要性を招くなど、製造コストの低減に対して限界
を生じさせる問題点を有していた。

【０００８】また、ＴＦＴのトランジスタ特性は、前記
図１２に示すチャネル長Ｌに大きく依存するが、画素の
開口部の面積をできるだけ広く取るようにするために、
その分ＴＦＴ自体の寸法は小さくさせられる傾向になっ
ている。しかし、ディスプレイの大画面化へのニーズが
高いことからその画面となるＴＦＴ基板の面積は大きく
なる傾向になっており、このため、数２で示される画面
サイズＳに対するチャネル長Ｌの必要加工精度ΔＬの比
率として定義されるスケールファクタＣは、通常２〜３
ＰＰＭになっている。

【０００９】

【数２】

【００１０】この値は、半導体の場合が数ＰＰＭである
のに比べると約半分以下で、露光時の像歪や、合わせ誤
差が無視できなくなり、製造歩留まりを低下させて製造
コストを上昇させる問題点を有していた。

【００１１】さらに従来は、１つの画素部分の拡大平面
図である図１０に示すように、トランジスタ５２を該ト
ランジスタの特性を安定させる等の理由から、データ線
２４およびゲート線２５から外れた位置に形成してい
た。このため、各画素の開口部３１の面積が、画素電極
２６から容量蓄積分２９およびドレイン電極１９との接
続部の面積を除いた図に斜線で示す縮小された面積に制
限され、画質を低下させる１因となっていた。

【００１２】本発明は、上記従来技術の問題点に鑑み、
ＴＦＴの加工効率の向上とスケールファクタの緩和とに
よりその製造歩留まりを向上させ、ＴＦＴ基板の製造コ
ストを低減することができる液晶表示装置およびその製
造方法を提供することを目的とする。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、マトリックス用の配線，該配線に対応し
て設けられた多数の画素電極および該各画素電極のスイ
ッチング用のトランジスタとを有する基板と、対向電極
を有するカバーガラスと、対向させた前記両者間に封入
した液晶とを備えてなるフラットパネル形の液晶表示装
置において、前記基板とは異なるウエハ等の基板上に、
該基板から切断分離可能に多数の薄膜トランジスタを高
密度に形成し、該薄膜トランジスタより切断分離して形
成された個別のトランジスタを、前記マトリックス用配
線等を有する基板上の各画素に対応した位置にそれぞれ
搭載して形成された薄膜トランジスタ基板を備える構成
にしたものである。

【００１４】そして、前記個別トランジスタを、リフト
オフ法により切断分離して形成することが望ましく、ま
た、前記個別トランジスタの搭載面を、円形に形成して
該搭載面に同心円状の３つの電極を形成するか、搭載面
の形状を左右または上下に非対称に形成するとよい。さ
らに、個別トランジスタの厚さを、所定の一定寸法に形
成することが好ましい。

【００１５】一方、本発明の液晶表示装置の製造方法
は、マトリックス用の配線，該配線に対応して設けられ
た多数の画素電極および該各画素電極のスイッチング用
のトランジスタとを有する基板と、対向電極を有するカ
バーガラスと、対向させた前記両者間に封入した液晶と
を備えてなるフラットパネル形の液晶表示装置の製造方
法において、前記基板とは異なるウエハ等の基板上に、
後で選択的に除去可能なレジスト材からなるリフトオフ
層を形成し、該リフトオフ層上面にホトレジストプロセ
スまたは成膜プロセスにより多数の薄膜トランジスタ
を、前記マトリックス用配線および画素電極と接続する
電極が前記リフトオフ層上面と同一面になるように高密
度に形成し、前記リフトオフ層を除去して前記薄膜トラ
ンジスタより個別のトランジスタを切断分離し、分離し
た個別のトランジスタを前記マトリックス用配線等を有
する基板上の各画素に対応させた位置に搭載して電気的
に接続し、薄膜トランジスタ基板を形成する構成にした
ものである。

【００１６】そして、前記ウエハ等の基板上に形成され
た薄膜トランジスタからの個別トランジスタの切断分離
を、リフトオフ法により行うことが望ましく、また、前
記個別トランジスタの搭載面を円形に形成して該搭載面
に同心円状の３つの電極を形成するか、搭載面の形状
を、左右または上下に非対称に形成する方法にするとよ
い。一方、前記個別トランジスタの搭載される薄膜トラ
ンジスタの基板面に、個別トランジスタの搭載面形状に
対応した搭載時位置決め用の位置決め層を形成するとよ
い。さらに、個別トランジスタの厚さを、成膜プロセス
を制御して所定の一定寸法に形成することが好ましい。

【００１７】

【作用】上記構成としたことにより、多数のＴＦＴが、
ＴＦＴの基板とは別のガラスまたはＳｉのウエハ上に、
従来の半導体の製造の場合と同様にホトレジストプロセ
スまたは成膜プロセスを用いて、該ウエハ上から切断分
離可能に集中的に形成される。このように形成されたＴ
ＦＴは、従来のダイシングソー等の機械的切断法におけ
るように１００μｍ近いダイシング幅を必要としないた
め、前記ウエハ上に数μｍの間隙で高密度に形成するこ
とが可能になる。このため、後述するように、前記加工
効率ηの値が前記従来技術のレベルに比べて格段に向上
するとともに、前記スケールファクタＣの値も数倍のレ
ベルに緩和され、ＴＦＴの製造歩留まりを向上させてＴ
ＦＴ基板全体の製造コストを格段に低減することが可能
になる。そして、成膜プロセスを制御することにより、
前記多数のＴＦＴの厚さを、薄く、しかも安定した所定
の寸法に形成することも可能になる。

【００１８】前記ウエハ上に形成されたＴＦＴは、リフ
トオフ法等の技術を用いて前記ウエハ上から個別のトラ
ンジスタに切断分離され、該分離された個別のトランジ
スタは、マトリックス用の配線と該配線に対応して設け
られた多数の画素電極を有する基板上の各画素に対応し
た位置に搭載される。この搭載により互いの電極等が電
気的に接続され、各画素電極のスイッチング用のトラン
ジスタを形成してＴＦＴ基板を完成する。

【００１９】

【実施例】以下、本発明の実施例を図１ないし図９を参
照して説明する。図１はＴＦＴ基板形成のフロー説明
図、図２はウエハ上に形成されるＴＦＴの構造例を示す
断面図、図３はＴＦＴ基板に対する個別トランジスタの
搭載要領説明図、図４は個別トランジスタの搭載面形状
の第１の実施例を示す側断面図、図５は図４のＶ−Ｖ矢
視図（下面図）、図６は個別トランジスタの搭載面形状
の第２の実施例を示す平面図、図７は個別トランジスタ
の搭載面形状の第３の実施例を示す平面図、図８は個別
トランジスタを搭載した１つの画素部分の拡大平面図、
図９は個別トランジスタを搭載した液晶表示装置の一部
側断面図である。図中、図１０ないし図１２と同符号の
ものは同じものを示す。

【００２０】図１において、１はガラスやＳｉ等のウエ
ハ、２はウエハ１上に従来の半導体の製造と同様にホト
レジストプロセスまたは成膜プロセスにより数μｍの間
隙で高密度に集中的に形成された多数のＴＦＴである。
この場合ＴＦＴ２の形成に当たっては、まず、ウエハ１
上に後で選択的に除去可能なレジスト材からなる図２に
示すリフトオフ層１１が形成され、ついでリフトオフ層
１１上面に前記プロセスにより形成される。矢印で示す
３はリフトオフ層１１をリフトオフ法により除去してウ
エハ１上からＴＦＴ２を分離する切断分離工程、２１は
分離された個別トランジスタである。５はマトリックス
用の配線と該配線に対応して設けられた多数の画素電極
を有するＴＦＴ基板、矢印で示す４は個別トランジスタ
２１をＴＦＴ基板５上の各画素に対応させた位置に搭載
する搭載工程を示す。

【００２１】上記プロセスによるＴＦＴ２の形成によ
り、本発明の実質的な加工効率ηの値は、数３にて示さ
れるように、１個のＴＦＴ面積Ａｔと該面積Ａｔに切断
代面積Ａｃを加えた面積との比になる。このため実質的
な加工効率ηは、本式から明らかなように数十％のレベ
ルになる。従って、前記従来の１／数百〜１／数千のレ
ベルの値に比べて２桁以上も向上することになる。

【００２２】

【数３】

【００２３】上記から、ＴＦＴ基板製造のスループット
を向上させ、従来必要としていた高精度の露光装置等の
高価な製造装置を使用しなくて済み、製造コストを大幅
に低減することが可能になる。

【００２４】また、スケールファクタＣは数４にて示さ
れるように、チャネル長Ｌの必要加工精度ΔＬと加工
（露光）単位サイズＴとの比になる。このため、本発明
におけるスケールファクタＣは約１０〜数十ＰＰＭのレ
ベルになる。この値は前記従来の２〜３ＰＰＭに比べて
数倍に緩和されることになる。

【００２５】

【数４】

【００２６】このスケールファクタＣの緩和は、露光時
の像歪や、合わせ誤差等を緩和可能にし、製造歩留まり
を向上させて製造コストを低減させる効果を有する。

【００２７】なお、ＴＦＴ２搭載前の基板においてもそ
の加工精度が緩和されるため、従来使用していた高価な
ホトレジストプロセス用の製造装置等に代わり、印刷方
法等の安価な方法の製造装置の使用が可能になり、ＴＦ
Ｔ基板５の製造コストを低減させることができる。

【００２８】つぎに図２において、ウエハ１上に形成さ
れたリフトオフ層１１の上面に、前記図１２で示したと
同様にまずゲート電極１２を形成し、つづいてゲート酸
化膜１３，ゲート絶縁膜１４，アモルファスＳｉ１５，
チャネル・ストッパ１６を順次形成する。つぎに、アモ
ルファスＳｉ１５の島を形成して該島の上にオーミック
層と呼ばれる拡散防止膜１７，１７´を形成する。つい
で、図示しないＩＴＯ膜の画素電極を形成し、さらに、
ソース電極１８，ドレイン電極１９を形成した後、保護
膜２０でカバーしてＴＦＴ２を形成する。この場合、ソ
ース電極１８およびドレイン電極１９の各一端側の面
を、ゲート電極１２と同様にリフトオフ層１１の上面に
一致させる。ＴＦＴ２形成後、リフトオフ層１１を現像
液に浸漬するなどして除去すると、ＴＦＴ２はウエハ１
より切断分離されて個別トランジスタ２１が形成され
る。

【００２９】上記の如くウエハ１よりのＴＦＴ２の切断
分離がリフトオフ法を使用して行われるため、ウエハ１
上のＴＦＴ２は、従来のダイシングソー等の機械的切断
法のように１００μｍ近いダイシング幅を必要とせず、
数μｍの間隙で高密度に形成することが可能になる。従
って、実質的な加工効率ηの値が、前記数３で示すよう
に、従来技術のレベルに比べて数値で２桁以上も格段に
向上するとともに、前記スケールファクタＣの値も前記
数４で示すように数倍のレベルに緩和され、ＴＦＴ２の
製造歩留まりを向上させてＴＦＴ基板５全体の製造コス
トを格段に低減することが可能になる。そして、成膜プ
ロセスを制御することにより、前記多数のＴＦＴ２の厚
さを、薄く、しかも安定した所定の寸法に形成すること
も可能になる。

【００３０】つぎに図３において、６はマトリックス用
の配線を形成するデータ線２４およびゲート線２５と、
ＩＴＯ膜にて形成された画素電極２６とを、ガラス基板
２８上に絶縁層２７を間に挾んで形成した基板、２３，
２３´は基板６上面のマトリックス配線の交点付近に形
成された凹凸を用いた位置決め層である。位置決め層２
３，２３´は、基板６上に個別トランジスタ２１が搭載
される際、容易に所定の位置に挿入配置されるように、
個別トランジスタ２１の外周部の位置決め用のガイド穴
となるように形成されている。搭載された個別トランジ
スタ２１は、ソース電極１８がハンダ２２ａを介してデ
ータ線２４に、ゲート電極１２がハンダ２２ｂを介して
ゲート線２５に、そして、ドレイン電極１９がハンダ２
２ｃを介して画素電極２６にそれぞれ接続される。

【００３１】つぎに図４および図５において、個別トラ
ンジスタ２１の基板６上への搭載面は円形に形成されて
おり、ソース電極１８，１８´とドレイン電極１９，１
９´とは、前記基板６上への搭載面においてゲート電極
１２を中心に同心円状に配置形成されている。このよう
に個別トランジスタ２１の搭載面形状および各電極を配
置形成することにより、個別トランジスタ２１の搭載時
に、ソース電極１８，ゲート電極１２，ドレイン電極１
９の３つの電極と、該各電極に対応するデータ線２４，
ゲート線２５，画素電極２６との各接続を、極性を間違
えることなく容易かつ正確に行うことが可能になる。こ
こで３２は、ソース電極１８，１８´とドレイン電極１
９，１９´との間の絶縁層である。

【００３２】図６および図７は、いずれも基板６上への
搭載面形状を非対称の長方形に形成した例である。この
場合、位置決め層２３，２３´は、その形状および配置
を個別トランジスタ２１ａ，２１ｂの搭載面形状に合わ
せて形成する。ここで、図６は、個別トランジスタ２１
ａの一部に突起部３０ａを設け、ソース電極１８，ゲー
ト電極１２，ドレイン電極１９の３つの電極を、一列に
順序よく配置したものである。また、図７は図６の変形
例で、個別トランジスタ２１ｂの一部に突起部３０ｂを
設け、該突起部３０ｂ内に画素電極２６と接続するドレ
イン電極１９を設け、ソース電極１８およびゲート電極
１２と位置をずらせて配置した例である。図６および図
７の例の場合も、前記図４の場合と同様に、極性を間違
えることなく容易かつ正確に搭載を行うことが可能であ
る。

【００３３】図８は前記図１０に対応する図で、図７に
示す形状の個別トランジスタ２１ｂを搭載した状態を示
す図である。この場合、図から明らかなように個別トラ
ンジスタ２１ｂは、データ線２４とゲート線２５との交
点上に搭載することが可能になり、斜線で示す１画素に
おける開口部３３の面積は、前記図１０に示す開口部３
１の面積に比べてかなり拡大されることになる。このた
め、従来より高輝度の画像再生が可能になる効果を有す
る。

【００３４】つぎに図９において、４０は対向電極、４
１はカラー・フィルタ、４２はカバーガラス、４３は液
晶である。この場合、個別トランジスタ２１の厚さ寸法
を、成膜プロセスを制御して所定の一定寸法に形成する
ことにより、該個別トランジスタ２１を、対向電極４０
およびカラー・フィルタ４１を有するカバーガラス４２
とＴＦＴ基板５との貼りあわせの際のスペーサとして使
用することができ、該貼りあわせた両者間の液晶ギャッ
プを、簡便にかつ高精度に設定することが可能になる。
このため、封入した液晶４３の厚さは一定になり、液晶
ギャップ設定用に従来使用していた多数のビーズ玉が不
要になる効果を有する。

【００３５】上記実施例においては、スイッチマトリッ
クス形の液晶テレビモニタを例に説明したが、本発明は
これに限定されることなく、数μｍないし数十μｍの小
サイズのトランジスタをウエハ１上に一度に集中的に多
数形成し、これをウエハ１上から切断分離した後に、分
離した個別トランジスタ２１を大面積の基板６上に多数
搭載するものであれば対象となる。また、本発明を適用
する対象に応じて、トランジスタの構成を変更してもよ
く、さらに、数μｍないし数十μｍのサイズ上に、複数
個のトランジスタ等の素子を形成したユニットの形で、
基板６上に多数搭載することも可能である。

【００３６】

【発明の効果】以上説明したように本発明は、ＴＦＴ基
板とは異なるウエハ等の基板上に、該基板から切断分離
可能に多数のＴＦＴを集中的に高密度に同時形成し、該
高密度に形成されたＴＦＴより切断分離した個別のトラ
ンジスタを、マトリックス用配線等を有する基板上の各
画素に対応した位置にそれぞれ搭載してＴＦＴ基板を形
成する構成にしたから、ＴＦＴ形成における実質的な加
工効率の向上とスケールファクタの緩和とにより、その
製造歩留まりを向上させることが可能になる。そして、
マトリックス用配線や画素電極の形成における切り出し
精度も緩和されるため、大面積用の高精度な露光装置等
の高価な製造装置を必要としなくなり、ＴＦＴ基板の製
造コストを大幅に低減することができ、液晶表示装置お
よびその製造方法のコストを低減することが可能になる
効果を奏する。

【図面の簡単な説明】

【図１】本発明のＴＦＴ基板形成のフロー説明図であ
る。

【図２】本発明の一実施例のウエハ上に形成されるＴＦ
Ｔの構造例を示す断面図である。

【図３】本発明の一実施例のＴＦＴ基板に対する個別ト
ランジスタの搭載要領説明図である。

【図４】本発明の個別トランジスタの搭載面形状の第１
の実施例を示す側断面図である。

【図５】図４のＶ−Ｖ矢視図（下面図）である。

【図６】本発明の個別トランジスタの搭載面形状の第２
の実施例を示す平面図である。

【図７】本発明の個別トランジスタの搭載面形状の第３
の実施例を示す平面図である。

【図８】本発明の一実施例の個別トランジスタを搭載し
た１つの画素部分の拡大平面図である。

【図９】本発明の一実施例の個別トランジスタを搭載し
た液晶表示装置の一部側断面図である。

【図１０】従来のトランジスタを搭載した１つの画素部
分の拡大平面図である。

【図１１】スイッチマトリックス形の液晶テレビモニタ
の概略構造を示す図である。

【図１２】従来のＴＦＴの側断面図である。

【符号の説明】

１…ウエハ、２…ＴＦＴ（薄膜トランジスタ）、５…Ｔ
ＦＴ基板、６…基板、１１…リフトオフ層、１２…ゲー
ト電極、１８，１８´…ソース電極、１９，１９´…ド
レイン電極、２１，２１ａ，２１ｂ…個別トランジス
タ、２３，２３´…位置決め層、２４…データ線、２５
…ゲート線、２６…画素電極、３１，３３…画素の開口
部、４３…液晶。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 轟 悟 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内

Claims (11)

【特許請求の範囲】
1. 【請求項１】 マトリックス用の配線，該配線に対応し
   て設けられた多数の画素電極および該各画素電極のスイ
   ッチング用のトランジスタとを有する基板と、対向電極
   を有するカバーガラスと、対向させた前記両者間に封入
   した液晶とを備えてなるフラットパネル形の液晶表示装
   置において、前記基板とは異なるウエハ等の基板上に、
   該基板から切断分離可能に多数の薄膜トランジスタを高
   密度に形成し、該薄膜トランジスタより切断分離して形
   成された個別のトランジスタを、前記マトリックス用配
   線等を有する基板上の各画素に対応した位置にそれぞれ
   搭載して形成された薄膜トランジスタ基板を備えてなる
   ことを特徴とする液晶表示装置。
2. 【請求項２】 前記個別トランジスタが、リフトオフ法
   により切断分離して形成される請求項１記載の液晶表示
   装置。
3. 【請求項３】 前記個別トランジスタが、その搭載面を
   円形に形成されるとともに、該搭載面に同心円状の３つ
   の電極を形成されてなる請求項１記載の液晶表示装置。
4. 【請求項４】 前記個別トランジスタが、その搭載面の
   形状を左右または上下に非対称に形成されてなる請求項
   １記載の液晶表示装置。
5. 【請求項５】 前記個別トランジスタが、その厚さを所
   定の一定寸法に形成されてなる請求項１記載の液晶表示
   装置。
6. 【請求項６】 マトリックス用の配線，該配線に対応し
   て設けられた多数の画素電極および該各画素電極のスイ
   ッチング用のトランジスタとを有する基板と、対向電極
   を有するカバーガラスと、対向させた前記両者間に封入
   した液晶とを備えてなるフラットパネル形の液晶表示装
   置の製造方法において、前記基板とは異なるウエハ等の
   基板上に、後で選択的に除去可能なレジスト材からなる
   リフトオフ層を形成し、該リフトオフ層上面にホトレジ
   ストプロセスまたは成膜プロセスにより多数の薄膜トラ
   ンジスタを、前記マトリックス用配線および画素電極と
   接続する電極が前記リフトオフ層上面と同一面になるよ
   うに高密度に形成し、前記リフトオフ層を除去して前記
   薄膜トランジスタより個別のトランジスタを切断分離
   し、分離した個別のトランジスタを前記マトリックス用
   配線等を有する基板上の各画素に対応させた位置に搭載
   して電気的に接続し、薄膜トランジスタ基板を形成した
   ことを特徴とする液晶表示装置の製造方法。
7. 【請求項７】 前記ウエハ等の基板上に形成された薄膜
   トランジスタからの個別トランジスタの切断分離を、リ
   フトオフ法により行う請求項６記載の液晶表示装置の製
   造方法。
8. 【請求項８】 前記個別トランジスタの搭載面を円形に
   形成し、かつ該搭載面に同心円状の３つの電極を形成す
   る請求項６記載の液晶表示装置の製造方法。
9. 【請求項９】 前記個別トランジスタの搭載面の形状
   を、左右または上下に非対称に形成する請求項６記載の
   液晶表示装置の製造方法。
10. 【請求項１０】 前記個別トランジスタの搭載される薄
    膜トランジスタの基板面に、個別トランジスタの搭載面
    形状に対応した搭載時位置決め用の位置決め層を形成す
    る請求項６，８または９記載の液晶表示装置の製造方
    法。
11. 【請求項１１】 前記個別トランジスタの厚さを、成膜
    プロセスを制御して所定の一定寸法に形成する請求項６
    記載の液晶表示装置の製造方法。