JPH0594414A - バスフアイト防止回路付きバスドライバ - Google Patents
バスフアイト防止回路付きバスドライバInfo
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- JPH0594414A JPH0594414A JP28211291A JP28211291A JPH0594414A JP H0594414 A JPH0594414 A JP H0594414A JP 28211291 A JP28211291 A JP 28211291A JP 28211291 A JP28211291 A JP 28211291A JP H0594414 A JPH0594414 A JP H0594414A
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- 230000002265 prevention Effects 0.000 claims description 19
- 239000003990 capacitor Substances 0.000 claims description 15
- 230000000630 rising effect Effects 0.000 abstract description 9
- 230000003111 delayed effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
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Abstract
(57)【要約】
【目的】 各ドライバの出力制御信号の遅延時間の調整
を可能とし、バスファイトを防止する。 【構成】 ゲートＧ1 ，Ｇ2 の間にはトランスファゲー
トＴ1 〜Ｔ4 が互いに並列接続されており、トランスフ
ァゲートＴ1 〜Ｔ4 は制御信号Ｓ1 〜Ｓ4 によってオン
とされたときに抵抗値を持つ。ゲートＧ2 の一方の入力
部には端子ａから入力された外部出力制御信号が入力さ
れ、他方の入力部にはトランスファゲートＴ1 〜Ｔ4 各
々の出力部からの波形が入力される。トランスファゲー
トＴ1 〜Ｔ4 のオンオフを制御信号Ｓ1 〜Ｓ4 によって
制御することで、トランスファゲートＴ1 〜Ｔ4 のオン
抵抗とゲートＧ2 の入力容量との時定数によって決まる
ゲートＧ2 の他方の入力部に入力される波形の立上りお
よび立下り時間を調整する。
を可能とし、バスファイトを防止する。 【構成】 ゲートＧ1 ，Ｇ2 の間にはトランスファゲー
トＴ1 〜Ｔ4 が互いに並列接続されており、トランスフ
ァゲートＴ1 〜Ｔ4 は制御信号Ｓ1 〜Ｓ4 によってオン
とされたときに抵抗値を持つ。ゲートＧ2 の一方の入力
部には端子ａから入力された外部出力制御信号が入力さ
れ、他方の入力部にはトランスファゲートＴ1 〜Ｔ4 各
々の出力部からの波形が入力される。トランスファゲー
トＴ1 〜Ｔ4 のオンオフを制御信号Ｓ1 〜Ｓ4 によって
制御することで、トランスファゲートＴ1 〜Ｔ4 のオン
抵抗とゲートＧ2 の入力容量との時定数によって決まる
ゲートＧ2 の他方の入力部に入力される波形の立上りお
よび立下り時間を調整する。
Description
【０００１】
【技術分野】本発明はバスファイト防止回路付きバスド
ライバに関し、特にバスに接続されるバスドライバのバ
スファイト防止に関する。
ライバに関し、特にバスに接続されるバスドライバのバ
スファイト防止に関する。
【０００２】
【従来技術】従来、バスファイト防止回路においては、
バスに接続される各ドライバの出力制御信号を分配する
ためのゲート段数や負荷数を等しくすることによって各
ドライバの出力制御信号間のスキューを小さくするか、
あるいは１サイクル毎に空サイクルを挿入している。
バスに接続される各ドライバの出力制御信号を分配する
ためのゲート段数や負荷数を等しくすることによって各
ドライバの出力制御信号間のスキューを小さくするか、
あるいは１サイクル毎に空サイクルを挿入している。
【０００３】このような従来のバスファイト防止回路で
は、各ドライバの出力制御信号間のスキューを小さくす
るためにゲート段数や負荷数を等しくする場合、ゲート
の遅延時間のバラツキによって出力制御信号間のスキュ
ーを０にすることができないという問題がある。また、
１サイクル毎に空サイクルを挿入する場合には、バス性
能が低下してしまうという問題がある。
は、各ドライバの出力制御信号間のスキューを小さくす
るためにゲート段数や負荷数を等しくする場合、ゲート
の遅延時間のバラツキによって出力制御信号間のスキュ
ーを０にすることができないという問題がある。また、
１サイクル毎に空サイクルを挿入する場合には、バス性
能が低下してしまうという問題がある。
【０００４】
【発明の目的】本発明は上記のような従来のものの問題
点を除去すべくなされたもので、各ドライバの出力制御
信号の遅延時間の調整を可能とし、バスファイトを防止
することができるバスファイト防止回路付きバスドライ
バの提供を目的とする。
点を除去すべくなされたもので、各ドライバの出力制御
信号の遅延時間の調整を可能とし、バスファイトを防止
することができるバスファイト防止回路付きバスドライ
バの提供を目的とする。
【０００５】
【発明の構成】本発明によるバスファイト防止回路付き
バスドライバは、外部からの制御信号を入力するバッフ
ァゲートと、２入力のうち前記制御信号を１入力とし、
前記２入力が同時にアクティブとなったときにアクティ
ブ信号を出力する論理ゲートと、各々前記バッファゲー
トの出力と前記論理ゲートとの間で互いに並列接続さ
れ、外部信号によってオンとされたときに抵抗値を持つ
複数のスイッチ素子と、バスに接続され、前記論理ゲー
トから出力される前記アクティブ信号に応答して前記バ
スの出力制御を行うドライバとを有することを特徴とす
る。
バスドライバは、外部からの制御信号を入力するバッフ
ァゲートと、２入力のうち前記制御信号を１入力とし、
前記２入力が同時にアクティブとなったときにアクティ
ブ信号を出力する論理ゲートと、各々前記バッファゲー
トの出力と前記論理ゲートとの間で互いに並列接続さ
れ、外部信号によってオンとされたときに抵抗値を持つ
複数のスイッチ素子と、バスに接続され、前記論理ゲー
トから出力される前記アクティブ信号に応答して前記バ
スの出力制御を行うドライバとを有することを特徴とす
る。
【０００６】本発明による他のバスファイト防止回路付
きバスドライバは、外部からの制御信号を入力する第１
および第２のバッファゲートと、前記第１のバッファゲ
ートに一つ以上の負荷容量が接続された第１の接続点
と、前記第２のバッファゲートに前記第１の接続点の負
荷容量よりも一つ以上多い負荷容量が接続された第２の
接続点と、外部信号に応じて前記第１および第２の接続
点の出力のうち一方を選択する選択手段と、前記制御信
号と前記選択手段の出力信号とが同時にアクティブとな
ったときにアクティブ信号を出力する論理ゲートと、バ
スに接続され、前記論理ゲートから出力されるアクティ
ブ信号に応答して前記バスの出力制御を行うドライバと
を有することを特徴とする。
きバスドライバは、外部からの制御信号を入力する第１
および第２のバッファゲートと、前記第１のバッファゲ
ートに一つ以上の負荷容量が接続された第１の接続点
と、前記第２のバッファゲートに前記第１の接続点の負
荷容量よりも一つ以上多い負荷容量が接続された第２の
接続点と、外部信号に応じて前記第１および第２の接続
点の出力のうち一方を選択する選択手段と、前記制御信
号と前記選択手段の出力信号とが同時にアクティブとな
ったときにアクティブ信号を出力する論理ゲートと、バ
スに接続され、前記論理ゲートから出力されるアクティ
ブ信号に応答して前記バスの出力制御を行うドライバと
を有することを特徴とする。
【０００７】本発明による別のバスファイト防止回路付
きバスドライバは、外部からの制御信号を入力するバッ
ファゲートと、２入力のうち前記制御信号を１入力と
し、前記２入力が同時にアクティブとなったときにアク
ティブ信号を出力する論理ゲートと、前記バッファゲー
トと前記論理ゲートとの間に設けられ、外部信号に応じ
て容量を可変自在とする可変容量コンデンサと、バスに
接続され、前記論理ゲートから出力されるアクティブ信
号に応答して前記バスの出力制御を行うドライバとを有
することを特徴とする。
きバスドライバは、外部からの制御信号を入力するバッ
ファゲートと、２入力のうち前記制御信号を１入力と
し、前記２入力が同時にアクティブとなったときにアク
ティブ信号を出力する論理ゲートと、前記バッファゲー
トと前記論理ゲートとの間に設けられ、外部信号に応じ
て容量を可変自在とする可変容量コンデンサと、バスに
接続され、前記論理ゲートから出力されるアクティブ信
号に応答して前記バスの出力制御を行うドライバとを有
することを特徴とする。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例の構成を示す回路
図である。図において、ドライバＤ1 はバスファイト防
止回路１のゲートＧ2 からの出力制御信号がハイレベル
で活性状態になり、出力制御信号がロウレベルで高イン
ピーダンス状態になる。バスファイト防止回路１はゲー
トＧ1 ，Ｇ2 とトランスファゲートＴ1 〜Ｔ4 とから構
成されている。
図である。図において、ドライバＤ1 はバスファイト防
止回路１のゲートＧ2 からの出力制御信号がハイレベル
で活性状態になり、出力制御信号がロウレベルで高イン
ピーダンス状態になる。バスファイト防止回路１はゲー
トＧ1 ，Ｇ2 とトランスファゲートＴ1 〜Ｔ4 とから構
成されている。
【００１０】ゲートＧ1 の入力部には端子ａから入力さ
れたドライバＤ1 の出力状態を制御するための外部出力
制御信号が入力され、ゲートＧ1の出力部から出力され
る波形は、夫々ゲートＧ1 ，Ｇ2 の間で互いに並列接続
され、制御信号Ｓ1 〜Ｓ4 によってオンとされたときに
抵抗値を持つトランスファゲートＴ1 〜Ｔ4 各々の入力
部に入力される。
れたドライバＤ1 の出力状態を制御するための外部出力
制御信号が入力され、ゲートＧ1の出力部から出力され
る波形は、夫々ゲートＧ1 ，Ｇ2 の間で互いに並列接続
され、制御信号Ｓ1 〜Ｓ4 によってオンとされたときに
抵抗値を持つトランスファゲートＴ1 〜Ｔ4 各々の入力
部に入力される。
【００１１】ゲートＧ2 の一方の入力部には端子ａから
入力された外部出力制御信号が入力され、他方の入力部
にはトランスファゲートＴ1 〜Ｔ4 各々の出力部からの
波形が入力される。このゲートＧ2 の他方の入力部に入
力される波形の立上りおよび立下り時間はトランスファ
ゲートＴ1 〜Ｔ4 のオン抵抗とゲートＧ2 の入力容量と
の時定数によって決まるため、トランスファゲートＴ1
〜Ｔ4 のオンオフを制御信号Ｓ1 〜Ｓ4 によって制御す
ることで、端子ａから入力された外部出力制御信号の立
上りおよび立下り時間を遅らせることができる。
入力された外部出力制御信号が入力され、他方の入力部
にはトランスファゲートＴ1 〜Ｔ4 各々の出力部からの
波形が入力される。このゲートＧ2 の他方の入力部に入
力される波形の立上りおよび立下り時間はトランスファ
ゲートＴ1 〜Ｔ4 のオン抵抗とゲートＧ2 の入力容量と
の時定数によって決まるため、トランスファゲートＴ1
〜Ｔ4 のオンオフを制御信号Ｓ1 〜Ｓ4 によって制御す
ることで、端子ａから入力された外部出力制御信号の立
上りおよび立下り時間を遅らせることができる。
【００１２】ここで、例えばトランスファゲートＴ1 〜
Ｔ4 のオン抵抗がすべて等しい場合に、制御信号Ｓ1 に
よってトランスファゲートＴ1 のみがオンとなったとき
の遅延をΔｔとすると、制御信号Ｓ1 ，Ｓ2 によってト
ランスファゲートＴ1 ，Ｔ2がオンとなったときの遅延
は１／２Δｔとなり、制御信号Ｓ1 〜Ｓ3 によってトラ
ンスファゲートＴ1 〜Ｔ3 がオンとなったときの遅延は
１／３Δｔとなり、制御信号Ｓ1 〜Ｓ4 によってトラン
スファゲートＴ1 〜Ｔ4 がオンとなったときの遅延は１
／４Δｔとなる。
Ｔ4 のオン抵抗がすべて等しい場合に、制御信号Ｓ1 に
よってトランスファゲートＴ1 のみがオンとなったとき
の遅延をΔｔとすると、制御信号Ｓ1 ，Ｓ2 によってト
ランスファゲートＴ1 ，Ｔ2がオンとなったときの遅延
は１／２Δｔとなり、制御信号Ｓ1 〜Ｓ3 によってトラ
ンスファゲートＴ1 〜Ｔ3 がオンとなったときの遅延は
１／３Δｔとなり、制御信号Ｓ1 〜Ｓ4 によってトラン
スファゲートＴ1 〜Ｔ4 がオンとなったときの遅延は１
／４Δｔとなる。
【００１３】よって、ゲートＧ2 は端子ａから入力され
た外部出力制御信号とトランスファゲートＴ1 〜Ｔ4 各
々の出力部からの波形との論理積を出力するため、ゲー
トＧ2 の出力は外部出力制御信号の立上りが遅れた波形
となる。すなわち、ドライバＤ1 はゲートＧ2 の出力に
よって制御されるので、制御信号Ｓ1 〜Ｓ4 によってオ
ンさせるトランスファゲートＴ1 〜Ｔ4 の個数を変化さ
せることでゲートＧ2の他方の入力部に入力される波形
の立上りおよび立下り時間を調整し、ゲートＧ2 の出力
の立上り時間のみを自由に遅らせることができる。よっ
て、ドライバＤ1 の高インピーダンス状態から活性状態
への切り替わり時間を調整することができる。尚、図示
していないがドライバＤ2 のバスファイト防止回路２も
上述と同様の回路構成となっており、動作も同様であ
る。
た外部出力制御信号とトランスファゲートＴ1 〜Ｔ4 各
々の出力部からの波形との論理積を出力するため、ゲー
トＧ2 の出力は外部出力制御信号の立上りが遅れた波形
となる。すなわち、ドライバＤ1 はゲートＧ2 の出力に
よって制御されるので、制御信号Ｓ1 〜Ｓ4 によってオ
ンさせるトランスファゲートＴ1 〜Ｔ4 の個数を変化さ
せることでゲートＧ2の他方の入力部に入力される波形
の立上りおよび立下り時間を調整し、ゲートＧ2 の出力
の立上り時間のみを自由に遅らせることができる。よっ
て、ドライバＤ1 の高インピーダンス状態から活性状態
への切り替わり時間を調整することができる。尚、図示
していないがドライバＤ2 のバスファイト防止回路２も
上述と同様の回路構成となっており、動作も同様であ
る。
【００１４】したがって、バス３に接続されるドライバ
Ｄ1 ，Ｄ2 の高インピーダンス状態から活性状態への切
り替わり時間を調整することによって、バスファイトを
回避することができる。
Ｄ1 ，Ｄ2 の高インピーダンス状態から活性状態への切
り替わり時間を調整することによって、バスファイトを
回避することができる。
【００１５】図２は本発明の他の実施例の構成を示す回
路図である。図において、バスファイト防止回路はゲー
トＧ2 〜Ｇ6 と、ゲートＧ3 〜Ｇ6 各々に接続されたゲ
ートＧ7 〜Ｇ16と、セレクタ４とによって構成されてい
る。
路図である。図において、バスファイト防止回路はゲー
トＧ2 〜Ｇ6 と、ゲートＧ3 〜Ｇ6 各々に接続されたゲ
ートＧ7 〜Ｇ16と、セレクタ４とによって構成されてい
る。
【００１６】ゲートＧ3 〜Ｇ6 の入力部には端子ａから
入力されたドライバ（図示せず）の出力状態を制御する
ための外部出力制御信号が入力され、ゲートＧ3 〜Ｇ6
の出力部から出力される波形は各々ゲートＧ7 〜Ｇ16を
介してセレクタ４の入力部に入力される。すなわち、ゲ
ートＧ3 の出力部にはゲートＧ7 が接続され、ゲートＧ
4 の出力部にはゲートＧ8 ，Ｇ9 が接続され、ゲートＧ
5 の出力部にはゲートＧ10〜Ｇ12が接続され、ゲートＧ
6 の出力部にはゲートＧ13〜Ｇ16が接続されている。
入力されたドライバ（図示せず）の出力状態を制御する
ための外部出力制御信号が入力され、ゲートＧ3 〜Ｇ6
の出力部から出力される波形は各々ゲートＧ7 〜Ｇ16を
介してセレクタ４の入力部に入力される。すなわち、ゲ
ートＧ3 の出力部にはゲートＧ7 が接続され、ゲートＧ
4 の出力部にはゲートＧ8 ，Ｇ9 が接続され、ゲートＧ
5 の出力部にはゲートＧ10〜Ｇ12が接続され、ゲートＧ
6 の出力部にはゲートＧ13〜Ｇ16が接続されている。
【００１７】ゲートＧ2 の一方の入力部には端子ａから
入力された外部出力制御信号が入力され、他方の入力部
にはセレクタ４の出力部からの波形が入力される。この
ゲートＧ2 の他方の入力部に入力される波形の立上りお
よび立下り時間はゲートＧ3〜Ｇ16の入力容量によって
決まるため、セレクタ４の選択動作を制御信号Ｓ5 ，Ｓ
6 によって制御することで、端子ａから入力された外部
出力制御信号の立上りおよび立下り時間を遅らせること
ができる。
入力された外部出力制御信号が入力され、他方の入力部
にはセレクタ４の出力部からの波形が入力される。この
ゲートＧ2 の他方の入力部に入力される波形の立上りお
よび立下り時間はゲートＧ3〜Ｇ16の入力容量によって
決まるため、セレクタ４の選択動作を制御信号Ｓ5 ，Ｓ
6 によって制御することで、端子ａから入力された外部
出力制御信号の立上りおよび立下り時間を遅らせること
ができる。
【００１８】ここで、例えばゲートＧ3 〜Ｇ16の入力容
量がすべて等しい場合に、制御信号Ｓ5 ，Ｓ6 によって
セレクタ４でゲートＧ3 からの出力が選択されたときの
遅延をΔｔとすると、制御信号Ｓ5 ，Ｓ6 によってセレ
クタ４でゲートＧ4 からの出力が選択されたときの遅延
は２Δｔとなり、制御信号Ｓ5 ，Ｓ6 によってセレクタ
４でゲートＧ5 からの出力が選択されたときの遅延は３
Δｔとなり、制御信号Ｓ5 ，Ｓ6 によってセレクタ４で
ゲートＧ6 からの出力が選択されたときの遅延は４Δｔ
となる。
量がすべて等しい場合に、制御信号Ｓ5 ，Ｓ6 によって
セレクタ４でゲートＧ3 からの出力が選択されたときの
遅延をΔｔとすると、制御信号Ｓ5 ，Ｓ6 によってセレ
クタ４でゲートＧ4 からの出力が選択されたときの遅延
は２Δｔとなり、制御信号Ｓ5 ，Ｓ6 によってセレクタ
４でゲートＧ5 からの出力が選択されたときの遅延は３
Δｔとなり、制御信号Ｓ5 ，Ｓ6 によってセレクタ４で
ゲートＧ6 からの出力が選択されたときの遅延は４Δｔ
となる。
【００１９】よって、ゲートＧ2 は端子ａから入力され
た外部出力制御信号とセレクタ４の出力部からの波形と
の論理積を出力するため、ゲートＧ2 の出力は外部出力
制御信号の立上りが遅れた波形となる。すなわち、ドラ
イバはゲートＧ2 の出力によって制御されるので、制御
信号Ｓ5 ，Ｓ6 によってセレクタ４でゲートＴ3 〜Ｔ6
の出力のうちどの出力を選択させるかでゲートＧ2 の他
方の入力部に入力される波形の立上りおよび立下り時間
を調整し、ゲートＧ2 の出力の立上り時間のみを自由に
遅らせることができる。よって、ドライバの高インピー
ダンス状態から活性状態への切り替わり時間を調整する
ことができる。
た外部出力制御信号とセレクタ４の出力部からの波形と
の論理積を出力するため、ゲートＧ2 の出力は外部出力
制御信号の立上りが遅れた波形となる。すなわち、ドラ
イバはゲートＧ2 の出力によって制御されるので、制御
信号Ｓ5 ，Ｓ6 によってセレクタ４でゲートＴ3 〜Ｔ6
の出力のうちどの出力を選択させるかでゲートＧ2 の他
方の入力部に入力される波形の立上りおよび立下り時間
を調整し、ゲートＧ2 の出力の立上り時間のみを自由に
遅らせることができる。よって、ドライバの高インピー
ダンス状態から活性状態への切り替わり時間を調整する
ことができる。
【００２０】したがって、バスに接続されるすべてのド
ライバの高インピーダンス状態から活性状態への切り替
わり時間を調整することによって、バスファイトを回避
することができる。
ライバの高インピーダンス状態から活性状態への切り替
わり時間を調整することによって、バスファイトを回避
することができる。
【００２１】図３は本発明の別の実施例の構成を示す回
路図である。図において、ゲートＧ17の入力部には端子
ａから入力されたドライバ（図示せず）の出力状態を制
御するための外部出力制御信号が入力され、ゲートＧ17
の出力部には制御信号Ｓ7 に応じて容量が可変する可変
容量コンデンサＫ1が接続されている。
路図である。図において、ゲートＧ17の入力部には端子
ａから入力されたドライバ（図示せず）の出力状態を制
御するための外部出力制御信号が入力され、ゲートＧ17
の出力部には制御信号Ｓ7 に応じて容量が可変する可変
容量コンデンサＫ1が接続されている。
【００２２】ゲートＧ2 の一方の入力部には端子ａから
入力された外部出力制御信号が入力され、他方の入力部
にはゲートＧ17の出力部からの波形が入力される。この
ゲートＧ2 の他方の入力部に入力される波形の立上りお
よび立下り時間は可変容量コンデンサＫ1 の容量によっ
て決まるため、可変容量コンデンサＫ1 の容量を制御信
号Ｓ7 によって制御することで、端子ａから入力された
外部出力制御信号の立上りおよび立下り時間を遅らせる
ことができる。
入力された外部出力制御信号が入力され、他方の入力部
にはゲートＧ17の出力部からの波形が入力される。この
ゲートＧ2 の他方の入力部に入力される波形の立上りお
よび立下り時間は可変容量コンデンサＫ1 の容量によっ
て決まるため、可変容量コンデンサＫ1 の容量を制御信
号Ｓ7 によって制御することで、端子ａから入力された
外部出力制御信号の立上りおよび立下り時間を遅らせる
ことができる。
【００２３】よって、ゲートＧ2 は端子ａから入力され
た外部出力制御信号とゲートＧ17の出力部からの波形と
の論理積を出力するため、可変容量コンデンサＫ1 の容
量を可変すると、ゲートＧ2 の出力は外部出力制御信号
の立上りが可変容量コンデンサＫ1 の容量に応じて遅れ
た波形となる。すなわち、ドライバはゲートＧ2 の出力
によって制御されるので、制御信号Ｓ8 によって可変容
量コンデンサＫ1 の容量を調整してゲートＧ2 の他方の
入力部に入力される波形の立上りおよび立下り時間を調
整し、ゲートＧ2 の出力の立上り時間のみを自由に遅ら
せることができる。よって、ドライバの高インピーダン
ス状態から活性状態への切り替わり時間を調整すること
ができる。
た外部出力制御信号とゲートＧ17の出力部からの波形と
の論理積を出力するため、可変容量コンデンサＫ1 の容
量を可変すると、ゲートＧ2 の出力は外部出力制御信号
の立上りが可変容量コンデンサＫ1 の容量に応じて遅れ
た波形となる。すなわち、ドライバはゲートＧ2 の出力
によって制御されるので、制御信号Ｓ8 によって可変容
量コンデンサＫ1 の容量を調整してゲートＧ2 の他方の
入力部に入力される波形の立上りおよび立下り時間を調
整し、ゲートＧ2 の出力の立上り時間のみを自由に遅ら
せることができる。よって、ドライバの高インピーダン
ス状態から活性状態への切り替わり時間を調整すること
ができる。
【００２４】したがって、バスに接続されるすべてのド
ライバの高インピーダンス状態から活性状態への切り替
わり時間を調整することによって、バスファイトを回避
することができる。
ライバの高インピーダンス状態から活性状態への切り替
わり時間を調整することによって、バスファイトを回避
することができる。
【００２５】このように、制御信号Ｓ1 〜Ｓ4 によって
オンさせるトランスファゲートＴ1〜Ｔ4 の個数を変化
させてゲートＧ2 の他方の入力部に入力される波形の立
上りおよび立下り時間を調整することによって、バス３
に接続されるすべてのドライバＤ1 ，Ｄ2 の高インピー
ダンス状態から活性状態への切り替わり時間を調節する
ことができ、バスファイトを回避することができる。
オンさせるトランスファゲートＴ1〜Ｔ4 の個数を変化
させてゲートＧ2 の他方の入力部に入力される波形の立
上りおよび立下り時間を調整することによって、バス３
に接続されるすべてのドライバＤ1 ，Ｄ2 の高インピー
ダンス状態から活性状態への切り替わり時間を調節する
ことができ、バスファイトを回避することができる。
【００２６】また、制御信号Ｓ5 ，Ｓ6 によってセレク
タ４でゲートＴ3 〜Ｔ6 の出力のうちどの出力を選択さ
せるかでゲートＧ2の他方の入力部に入力される波形の
立上りおよび立下り時間を調整することによって、バス
に接続されるすべてのドライバの高インピーダンス状態
から活性状態への切り替わり時間を調節することがで
き、バスファイトを回避することができる。
タ４でゲートＴ3 〜Ｔ6 の出力のうちどの出力を選択さ
せるかでゲートＧ2の他方の入力部に入力される波形の
立上りおよび立下り時間を調整することによって、バス
に接続されるすべてのドライバの高インピーダンス状態
から活性状態への切り替わり時間を調節することがで
き、バスファイトを回避することができる。
【００２７】さらに、制御信号Ｓ8 によって可変容量コ
ンデンサＫ1 の容量を調整してゲートＧ2 の他方の入力
部に入力される波形の立上りおよび立下り時間を調整す
ることによって、バス３に接続されるすべてのドライバ
Ｄ1 ，Ｄ2 の高インピーダンス状態から活性状態への切
り替わり時間を調節することができ、バスファイトを回
避することができる。
ンデンサＫ1 の容量を調整してゲートＧ2 の他方の入力
部に入力される波形の立上りおよび立下り時間を調整す
ることによって、バス３に接続されるすべてのドライバ
Ｄ1 ，Ｄ2 の高インピーダンス状態から活性状態への切
り替わり時間を調節することができ、バスファイトを回
避することができる。
【００２８】尚、本発明の一実施例ではゲートＧ2 で論
理積をとるようにしているが、２入力が同時にアクティ
ブとなったときにアクティブ信号を出力する論理ゲート
であれば、否定論理積をとるナンドゲートを用いてもよ
く、これに限定されない。
理積をとるようにしているが、２入力が同時にアクティ
ブとなったときにアクティブ信号を出力する論理ゲート
であれば、否定論理積をとるナンドゲートを用いてもよ
く、これに限定されない。
【００２９】
【発明の効果】以上説明したように本発明のバスファイ
ト防止回路付きバスドライバによれば、外部からの制御
信号と、複数のスイッチ素子を介して入力されるバッフ
ァゲートの出力とが同時にアクティブとなったときに論
理ゲートから出力されるアクティブ信号に応答してバス
の出力制御を行うようにすることによって各ドライバの
出力制御信号の遅延時間の調整を可能とし、バスファイ
トを防止することができるという効果がある。
ト防止回路付きバスドライバによれば、外部からの制御
信号と、複数のスイッチ素子を介して入力されるバッフ
ァゲートの出力とが同時にアクティブとなったときに論
理ゲートから出力されるアクティブ信号に応答してバス
の出力制御を行うようにすることによって各ドライバの
出力制御信号の遅延時間の調整を可能とし、バスファイ
トを防止することができるという効果がある。
【００３０】また、本発明の他のバスファイト防止回路
付きバスドライバによれば、外部からの制御信号と、第
１のバッファゲートに一つ以上の負荷容量が接続された
第１の接続点からの出力または第２のバッファゲートに
第１の接続点の負荷容量よりも一つ以上多い負荷容量が
接続された第２の接続点からの出力とのうち一方とが同
時にアクティブとなったときに論理ゲートから出力され
るアクティブ信号に応答してバスの出力制御を行うよう
にすることによって、各ドライバの出力制御信号の遅延
時間の調整を可能とし、バスファイトを防止することが
できるという効果がある。
付きバスドライバによれば、外部からの制御信号と、第
１のバッファゲートに一つ以上の負荷容量が接続された
第１の接続点からの出力または第２のバッファゲートに
第１の接続点の負荷容量よりも一つ以上多い負荷容量が
接続された第２の接続点からの出力とのうち一方とが同
時にアクティブとなったときに論理ゲートから出力され
るアクティブ信号に応答してバスの出力制御を行うよう
にすることによって、各ドライバの出力制御信号の遅延
時間の調整を可能とし、バスファイトを防止することが
できるという効果がある。
【００３１】さらに、本発明の別のバスファイト防止回
路付きバスドライバによれば、外部からの制御信号と、
外部信号に応じて容量が可変される可変容量コンデンサ
を介して入力されるバッファゲートからの出力とが同時
にアクティブとなったときに論理ゲートから出力される
アクティブ信号に応答してバスの出力制御を行うように
することによって、各ドライバの出力制御信号の遅延時
間の調整を可能とし、バスファイトを防止することがで
きるという効果がある。
路付きバスドライバによれば、外部からの制御信号と、
外部信号に応じて容量が可変される可変容量コンデンサ
を介して入力されるバッファゲートからの出力とが同時
にアクティブとなったときに論理ゲートから出力される
アクティブ信号に応答してバスの出力制御を行うように
することによって、各ドライバの出力制御信号の遅延時
間の調整を可能とし、バスファイトを防止することがで
きるという効果がある。
【図１】本発明の一実施例の構成を示す回路図である。
【図２】本発明の他の実施例の構成を示す回路図であ
る。
る。
【図３】本発明の別の実施例の構成を示す回路図であ
る。
る。
１，２ バスファイト防止回路 ３ バス ４ セレクタ Ｄ1 ，Ｄ2 ドライバ Ｇ1 〜Ｇ17 ゲート Ｔ1 〜Ｔ4 トランスファゲート Ｋ1 可変容量コンデンサ
Claims (3)
- 【請求項１】 外部からの制御信号を入力するバッファ
ゲートと、２入力のうち前記制御信号を１入力とし、前
記２入力が同時にアクティブとなったときにアクティブ
信号を出力する論理ゲートと、各々前記バッファゲート
の出力と前記論理ゲートとの間で互いに並列接続され、
外部信号によってオンとされたときに抵抗値を持つ複数
のスイッチ素子と、バスに接続され、前記論理ゲートか
ら出力される前記アクティブ信号に応答して前記バスの
出力制御を行うドライバとを有することを特徴とするバ
スファイト防止回路付きバスドライバ。 - 【請求項２】 外部からの制御信号を入力する第１およ
び第２のバッファゲートと、前記第１のバッファゲート
に一つ以上の負荷容量が接続された第１の接続点と、前
記第２のバッファゲートに前記第１の接続点の負荷容量
よりも一つ以上多い負荷容量が接続された第２の接続点
と、外部信号に応じて前記第１および第２の接続点の出
力のうち一方を選択する選択手段と、前記制御信号と前
記選択手段の出力信号とが同時にアクティブとなったと
きにアクティブ信号を出力する論理ゲートと、バスに接
続され、前記論理ゲートから出力されるアクティブ信号
に応答して前記バスの出力制御を行うドライバとを有す
ることを特徴とするバスファイト防止回路付きバスドラ
イバ。 - 【請求項３】 外部からの制御信号を入力するバッファ
ゲートと、２入力のうち前記制御信号を１入力とし、前
記２入力が同時にアクティブとなったときにアクティブ
信号を出力する論理ゲートと、前記バッファゲートと前
記論理ゲートとの間に設けられ、外部信号に応じて容量
を可変自在とする可変容量コンデンサと、バスに接続さ
れ、前記論理ゲートから出力されるアクティブ信号に応
答して前記バスの出力制御を行うドライバとを有するこ
とを特徴とするバスファイト防止回路付きバスドライ
バ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28211291A JPH0594414A (ja) | 1991-10-02 | 1991-10-02 | バスフアイト防止回路付きバスドライバ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28211291A JPH0594414A (ja) | 1991-10-02 | 1991-10-02 | バスフアイト防止回路付きバスドライバ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0594414A true JPH0594414A (ja) | 1993-04-16 |
Family
ID=17648287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28211291A Pending JPH0594414A (ja) | 1991-10-02 | 1991-10-02 | バスフアイト防止回路付きバスドライバ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0594414A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0823267A (ja) * | 1994-07-11 | 1996-01-23 | Nec Corp | 入出力バッファ |
| US7191302B2 (en) | 2002-03-27 | 2007-03-13 | Brother Kogyo Kabushiki Kaisha | Memory control device for controlling transmission of data signals |
| JP2018018566A (ja) * | 2016-07-28 | 2018-02-01 | 富士通株式会社 | メモリ回路およびメモリ回路の制御方法 |
-
1991
- 1991-10-02 JP JP28211291A patent/JPH0594414A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0823267A (ja) * | 1994-07-11 | 1996-01-23 | Nec Corp | 入出力バッファ |
| US7191302B2 (en) | 2002-03-27 | 2007-03-13 | Brother Kogyo Kabushiki Kaisha | Memory control device for controlling transmission of data signals |
| JP2018018566A (ja) * | 2016-07-28 | 2018-02-01 | 富士通株式会社 | メモリ回路およびメモリ回路の制御方法 |
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