JPH1098363A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH1098363A JPH1098363A JP8248365A JP24836596A JPH1098363A JP H1098363 A JPH1098363 A JP H1098363A JP 8248365 A JP8248365 A JP 8248365A JP 24836596 A JP24836596 A JP 24836596A JP H1098363 A JPH1098363 A JP H1098363A
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- Manipulation Of Pulses (AREA)
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Abstract
(57)【要約】
【課題】 出力レベルの切り替わり時のノイズが少な
く、且つ出力遅延の電源電圧に対する依存性が小さい出
力バッファ回路を提供する。 【解決手段】 入力信号Ｓｉｎによって駆動され、入力
信号Ｓｉｎに対応した出力信号Ｓｏｕｔを出力する第１
の出力回路１と、入力信号Ｓｉｎを遅延させて、入力信
号Ｓｉｎの立ち上がり時に遅延量に応じたパルス幅の第
１のパルス信号Ｓａを出力する第１のパルス出力回路２
と、入力信号Ｓｉｎを遅延させて、入力信号Ｓｉｎの立
ち下がり時に遅延量に応じたパルス幅の第２のパルス信
号Ｓｂを出力する第２のパルス出力回路３と、これら第
１及び第２のパルス出力回路２，３からのパルス信号Ｓ
ａ，Ｓｂによって駆動される第２の出力回路４とから構
成する。このため、電源電圧Ｖｄｄが低いときの出力信
号Ｓｏｕｔの遅延時間Δｔは、電源電圧Ｖｄｄ及びパル
ス幅ｄの積に比例し、電源電圧Ｖｄｄが高いときの出力
信号Ｓｏｕｔの遅延時間Δｔ′は、電源電圧Ｖｄｄ及び
パルス幅ｄ′の積に比例する。
く、且つ出力遅延の電源電圧に対する依存性が小さい出
力バッファ回路を提供する。 【解決手段】 入力信号Ｓｉｎによって駆動され、入力
信号Ｓｉｎに対応した出力信号Ｓｏｕｔを出力する第１
の出力回路１と、入力信号Ｓｉｎを遅延させて、入力信
号Ｓｉｎの立ち上がり時に遅延量に応じたパルス幅の第
１のパルス信号Ｓａを出力する第１のパルス出力回路２
と、入力信号Ｓｉｎを遅延させて、入力信号Ｓｉｎの立
ち下がり時に遅延量に応じたパルス幅の第２のパルス信
号Ｓｂを出力する第２のパルス出力回路３と、これら第
１及び第２のパルス出力回路２，３からのパルス信号Ｓ
ａ，Ｓｂによって駆動される第２の出力回路４とから構
成する。このため、電源電圧Ｖｄｄが低いときの出力信
号Ｓｏｕｔの遅延時間Δｔは、電源電圧Ｖｄｄ及びパル
ス幅ｄの積に比例し、電源電圧Ｖｄｄが高いときの出力
信号Ｓｏｕｔの遅延時間Δｔ′は、電源電圧Ｖｄｄ及び
パルス幅ｄ′の積に比例する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＣＭＯＳ（Comp
lementary Metal Oxide Semiconductor）回路を用いて
構成された出力バッファ回路に関する。
lementary Metal Oxide Semiconductor）回路を用いて
構成された出力バッファ回路に関する。
【０００２】
【従来の技術】従来より、ＣＭＯＳを用いて構成された
出力バッファ回路では、負荷容量等の影響で、図９
（ｂ）に示すように、信号Ｓａの立ち上がり時及び立ち
下がり時に、出力信号Ｓｏｕｔにリンギングが生じるこ
とがある。このようなリンギングに対して、周辺回路の
誤動作を引き起こさないように、従来、ノイズ対策を施
して回路が設計されることがある。
出力バッファ回路では、負荷容量等の影響で、図９
（ｂ）に示すように、信号Ｓａの立ち上がり時及び立ち
下がり時に、出力信号Ｓｏｕｔにリンギングが生じるこ
とがある。このようなリンギングに対して、周辺回路の
誤動作を引き起こさないように、従来、ノイズ対策を施
して回路が設計されることがある。
【０００３】図８は、このようなノイズ対策を施した従
来の出力バッファの構成の一例を示す回路図、図９
（ａ）は、この出力バッファから出力される出力波形の
一例を示す図である。入力信号Ｓｉｎは、インバータ２
１及び波形調整回路２２をそれぞれ介してＣＭＯＳから
なる出力回路２３に供給される。入力信号Ｓｉｎが立ち
下がるときには、波形調整回路２２の負荷容量が抵抗Ｒ
を介して充電されるので、出力回路２３のＮチャネルＭ
ＯＳトランジスタ２３ＮのＯＮ動作が緩慢となり、出力
信号Ｓｏｕｔの立ち下がりがなまることにより、リンギ
ングの発生が防止される。なお、入力信号Ｓｉｎが立ち
上がるときは、インバータ２１を介して出力回路２３の
ＰチャネルＭＯＳトランジスタ２３Ｐが直ちにＯＮにな
るので、リンギングが生じているが、電源電圧Ｖｄｄ側
ではノイズマージンが広いため、誤動作し難い。入力信
号Ｓｉｎの立ち下がり時の遅延は、波形調整回路２２の
抵抗Ｒや出力回路２３を構成するＭＯＳトランジスタ２
３Ｐ，２３Ｎのサイズ等によって決定されるが、電源電
圧Ｖｄｄの値によっても変動する。
来の出力バッファの構成の一例を示す回路図、図９
（ａ）は、この出力バッファから出力される出力波形の
一例を示す図である。入力信号Ｓｉｎは、インバータ２
１及び波形調整回路２２をそれぞれ介してＣＭＯＳから
なる出力回路２３に供給される。入力信号Ｓｉｎが立ち
下がるときには、波形調整回路２２の負荷容量が抵抗Ｒ
を介して充電されるので、出力回路２３のＮチャネルＭ
ＯＳトランジスタ２３ＮのＯＮ動作が緩慢となり、出力
信号Ｓｏｕｔの立ち下がりがなまることにより、リンギ
ングの発生が防止される。なお、入力信号Ｓｉｎが立ち
上がるときは、インバータ２１を介して出力回路２３の
ＰチャネルＭＯＳトランジスタ２３Ｐが直ちにＯＮにな
るので、リンギングが生じているが、電源電圧Ｖｄｄ側
ではノイズマージンが広いため、誤動作し難い。入力信
号Ｓｉｎの立ち下がり時の遅延は、波形調整回路２２の
抵抗Ｒや出力回路２３を構成するＭＯＳトランジスタ２
３Ｐ，２３Ｎのサイズ等によって決定されるが、電源電
圧Ｖｄｄの値によっても変動する。
【０００４】一般的に、ＣＭＯＳ回路２４には、図１０
に示すように、負荷容量Ｃがあるため、図１１（ａ）に
示すように、電源電圧Ｖｄｄが高いときには、遅延が小
さくなるものの、ノイズが大きくなり、電源電圧Ｖｄｄ
が低いときには、ノイズは小さくものの、遅延が大きく
なってしまう。このため、ノイズを小さくしたいときに
は、ＣＭＯＳ２４のチャネル幅を小さめに設計し、遅延
を小さくしたいときには、ＣＭＯＳ２４のチャネル幅を
大きめに設計しなければならない。
に示すように、負荷容量Ｃがあるため、図１１（ａ）に
示すように、電源電圧Ｖｄｄが高いときには、遅延が小
さくなるものの、ノイズが大きくなり、電源電圧Ｖｄｄ
が低いときには、ノイズは小さくものの、遅延が大きく
なってしまう。このため、ノイズを小さくしたいときに
は、ＣＭＯＳ２４のチャネル幅を小さめに設計し、遅延
を小さくしたいときには、ＣＭＯＳ２４のチャネル幅を
大きめに設計しなければならない。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の出力バッファ回路では、電源電圧Ｖｄｄが高い
ときに生じるノイズを小さくするように回路を設計する
と、電源電圧Ｖｄｄが低いときに生じる遅延が大きくな
り過ぎ、電源電圧Ｖｄｄが低いときに生じる遅延を小さ
くするように回路を設計すると、電源電圧Ｖｄｄが高い
ときに生じるノイズが大きくなり過ぎてしまうという問
題がある。
た従来の出力バッファ回路では、電源電圧Ｖｄｄが高い
ときに生じるノイズを小さくするように回路を設計する
と、電源電圧Ｖｄｄが低いときに生じる遅延が大きくな
り過ぎ、電源電圧Ｖｄｄが低いときに生じる遅延を小さ
くするように回路を設計すると、電源電圧Ｖｄｄが高い
ときに生じるノイズが大きくなり過ぎてしまうという問
題がある。
【０００６】この発明は、このような問題点に鑑みなさ
れたもので、出力レベルの切り替わり時のノイズが少な
く、且つ出力遅延の電源電圧に対する依存性が小さい出
力バッファ回路を提供することを目的とする。
れたもので、出力レベルの切り替わり時のノイズが少な
く、且つ出力遅延の電源電圧に対する依存性が小さい出
力バッファ回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る出力バッ
ファ回路は、入力信号によって駆動され前記入力信号に
対応した出力信号を出力するＣＭＯＳ回路により構成さ
れた第１の出力回路と、この第１の出力回路と出力端を
共通接続してなるＣＭＯＳ回路により構成された第２の
出力回路と、少なくとも前記出力信号の立ち下がり時に
前記第２の出力回路を駆動するパルス信号を出力すると
共に前記パルス信号のパルス幅を電源電圧の低下に対し
て増大するように制御するパルス出力回路とを備えたこ
とを特徴とする。
ファ回路は、入力信号によって駆動され前記入力信号に
対応した出力信号を出力するＣＭＯＳ回路により構成さ
れた第１の出力回路と、この第１の出力回路と出力端を
共通接続してなるＣＭＯＳ回路により構成された第２の
出力回路と、少なくとも前記出力信号の立ち下がり時に
前記第２の出力回路を駆動するパルス信号を出力すると
共に前記パルス信号のパルス幅を電源電圧の低下に対し
て増大するように制御するパルス出力回路とを備えたこ
とを特徴とする。
【０００８】この発明に係る他の出力バッファ回路は、
入力信号によって駆動され前記入力信号に対応した出力
信号を出力するＣＭＯＳ回路により構成された第１の出
力回路と、前記入力信号を電源電圧の低下に対して増大
する遅延時間だけ遅延させた遅延信号と前記入力信号と
に基づいて前記入力信号の立ち上がりタイミングで前記
遅延時間に応じた幅のパルス信号を出力する第１のパル
ス出力回路と、前記遅延信号と前記入力信号とに基づい
て前記入力信号の立ち下がりタイミングで前記遅延時間
に応じた幅のパルス信号を出力する第２のパルス出力回
路と、前記第１のパルス出力回路からのパルス信号によ
り駆動されるＮチャネルＭＯＳトランジスタ並びに前記
第２のパルス出力回路からのパルス信号により駆動され
るＰチャネルＭＯＳトランジスタからなるＣＭＯＳ回路
を含みその出力端が前記第１の出力回路の出力端に接続
された第２の出力回路とを備えたことを特徴とする。
入力信号によって駆動され前記入力信号に対応した出力
信号を出力するＣＭＯＳ回路により構成された第１の出
力回路と、前記入力信号を電源電圧の低下に対して増大
する遅延時間だけ遅延させた遅延信号と前記入力信号と
に基づいて前記入力信号の立ち上がりタイミングで前記
遅延時間に応じた幅のパルス信号を出力する第１のパル
ス出力回路と、前記遅延信号と前記入力信号とに基づい
て前記入力信号の立ち下がりタイミングで前記遅延時間
に応じた幅のパルス信号を出力する第２のパルス出力回
路と、前記第１のパルス出力回路からのパルス信号によ
り駆動されるＮチャネルＭＯＳトランジスタ並びに前記
第２のパルス出力回路からのパルス信号により駆動され
るＰチャネルＭＯＳトランジスタからなるＣＭＯＳ回路
を含みその出力端が前記第１の出力回路の出力端に接続
された第２の出力回路とを備えたことを特徴とする。
【０００９】この発明に係る出力バッファ回路によれ
ば、入力信号によって駆動される第１の出力回路に出力
端が共通接続されるように第２の出力回路を併設し、こ
の第２の出力回路を、出力信号の少なくとも立ち下がり
時、好ましくは入力信号の立ち上がり及び立ち下がり時
に、パルス信号により駆動して、第１の出力回路の駆動
能力を補うようにしており、しかも、上記パルス信号の
パルス幅は電源電圧の低下に対して増大するので、第１
及び第２の出力回路のトータル的なドライブ能力を、電
源電圧に拘らず一定とすることができる。このため、出
力遅延が電源電圧に対して依存しないように遅延量を設
定することができ、電源電圧に依存しない適切な遅延量
の設定によって、出力レベル切り替わり時のノイズを防
止することができる。
ば、入力信号によって駆動される第１の出力回路に出力
端が共通接続されるように第２の出力回路を併設し、こ
の第２の出力回路を、出力信号の少なくとも立ち下がり
時、好ましくは入力信号の立ち上がり及び立ち下がり時
に、パルス信号により駆動して、第１の出力回路の駆動
能力を補うようにしており、しかも、上記パルス信号の
パルス幅は電源電圧の低下に対して増大するので、第１
及び第２の出力回路のトータル的なドライブ能力を、電
源電圧に拘らず一定とすることができる。このため、出
力遅延が電源電圧に対して依存しないように遅延量を設
定することができ、電源電圧に依存しない適切な遅延量
の設定によって、出力レベル切り替わり時のノイズを防
止することができる。
【００１０】この発明に係る他の出力バッファ回路によ
れば、入力信号の立ち上がりタイミングで第１のパルス
出力回路からのパルス信号によりＮチャネルＭＯＳトラ
ンジスタを駆動させ、入力信号の立ち下がりタイミング
で第２のパルス出力回路からのパルス信号によりＰチャ
ネルＭＯＳトランジスタを駆動させるため、立ち上がり
と立ち下がりの双方で適切な遅延量を設定可能である。
れば、入力信号の立ち上がりタイミングで第１のパルス
出力回路からのパルス信号によりＮチャネルＭＯＳトラ
ンジスタを駆動させ、入力信号の立ち下がりタイミング
で第２のパルス出力回路からのパルス信号によりＰチャ
ネルＭＯＳトランジスタを駆動させるため、立ち上がり
と立ち下がりの双方で適切な遅延量を設定可能である。
【００１１】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。図１は、この発明の一
実施例に係る出力バッファ回路の構成を示す回路図であ
る。この出力バッファ回路は、入力信号Ｓｉｎによって
駆動され、入力信号Ｓｉｎに対応した出力信号Ｓｏｕｔ
を出力する第１の出力回路１と、入力信号Ｓｉｎを遅延
させて、入力信号Ｓｉｎの立ち上がり時に遅延量に応じ
たパルス幅の第１のパルス信号Ｓａを出力する第１のパ
ルス出力回路２と、入力信号Ｓｉｎを遅延させて、入力
信号Ｓｉｎの立ち下がり時に遅延量に応じたパルス幅の
第２のパルス信号Ｓｂを出力する第２のパルス出力回路
３と、これら第１及び第２のパルス出力回路２，３から
のパルス信号Ｓａ，Ｓｂによって駆動される第２の出力
回路４とから構成される。
の実施の形態について説明する。図１は、この発明の一
実施例に係る出力バッファ回路の構成を示す回路図であ
る。この出力バッファ回路は、入力信号Ｓｉｎによって
駆動され、入力信号Ｓｉｎに対応した出力信号Ｓｏｕｔ
を出力する第１の出力回路１と、入力信号Ｓｉｎを遅延
させて、入力信号Ｓｉｎの立ち上がり時に遅延量に応じ
たパルス幅の第１のパルス信号Ｓａを出力する第１のパ
ルス出力回路２と、入力信号Ｓｉｎを遅延させて、入力
信号Ｓｉｎの立ち下がり時に遅延量に応じたパルス幅の
第２のパルス信号Ｓｂを出力する第２のパルス出力回路
３と、これら第１及び第２のパルス出力回路２，３から
のパルス信号Ｓａ，Ｓｂによって駆動される第２の出力
回路４とから構成される。
【００１２】第１及び第２の出力回路１，４は、それぞ
れＣＭＯＳ回路から構成され、出力信号Ｓｏｕｔの立ち
上がり及び立ち下がり時の遅延量を主として第２の出力
回路４でコントロール可能にするため、第１の出力回路
１を構成するＣＭＯＳトランジスタ１Ｐ，１Ｎのチャネ
ル幅を標準より小さめに、第２の出力回路４を構成する
ＣＭＯＳトランジスタ４Ｐ，４Ｎのチャネル幅を標準よ
り大きめに設計する。
れＣＭＯＳ回路から構成され、出力信号Ｓｏｕｔの立ち
上がり及び立ち下がり時の遅延量を主として第２の出力
回路４でコントロール可能にするため、第１の出力回路
１を構成するＣＭＯＳトランジスタ１Ｐ，１Ｎのチャネ
ル幅を標準より小さめに、第２の出力回路４を構成する
ＣＭＯＳトランジスタ４Ｐ，４Ｎのチャネル幅を標準よ
り大きめに設計する。
【００１３】第１のパルス出力回路２は、奇数個のイン
バータ１１1，１１2，１１3，…，１１Nを縦続接続して
なる遅延回路１１と、ＡＮＤ回路１２とから構成され、
入力信号Ｓｉｎとこれを遅延回路１１で反転遅延させた
信号Ｓｃとの論理積を第１のパルス信号Ｓａとして出力
する。また、第２のパルス出力回路３は、奇数個のイン
バータ１３1，１３2，１３3，…，１３Nを縦続接続して
なる遅延回路１３と、ＯＲ回路１４とから構成され、入
力信号Ｓｉｎとこれを遅延回路１３で反転遅延させた信
号Ｓｄとの論理和を第２のパルス信号Ｓｂとして出力す
る。
バータ１１1，１１2，１１3，…，１１Nを縦続接続して
なる遅延回路１１と、ＡＮＤ回路１２とから構成され、
入力信号Ｓｉｎとこれを遅延回路１１で反転遅延させた
信号Ｓｃとの論理積を第１のパルス信号Ｓａとして出力
する。また、第２のパルス出力回路３は、奇数個のイン
バータ１３1，１３2，１３3，…，１３Nを縦続接続して
なる遅延回路１３と、ＯＲ回路１４とから構成され、入
力信号Ｓｉｎとこれを遅延回路１３で反転遅延させた信
号Ｓｄとの論理和を第２のパルス信号Ｓｂとして出力す
る。
【００１４】図２は、遅延回路１１，１３における電源
電圧Ｖｄｄと遅延時間ｄとの関係の一例を示す図であ
る。電源電圧Ｖｄｄと遅延時間ｄとは逆方向の関係で増
減し、電源電圧Ｖｄｄが低いときには、遅延時間ｄは大
きくなり、電源電圧Ｖｄｄが高いときには、遅延時間ｄ
は小さくなる。図中の直線の傾きは、各インバータ１１
1，１１2，１１3，…，１１N，１３1，１３2，１３3，
…，１３Nの遅延時間で決定される。
電圧Ｖｄｄと遅延時間ｄとの関係の一例を示す図であ
る。電源電圧Ｖｄｄと遅延時間ｄとは逆方向の関係で増
減し、電源電圧Ｖｄｄが低いときには、遅延時間ｄは大
きくなり、電源電圧Ｖｄｄが高いときには、遅延時間ｄ
は小さくなる。図中の直線の傾きは、各インバータ１１
1，１１2，１１3，…，１１N，１３1，１３2，１３3，
…，１３Nの遅延時間で決定される。
【００１５】次に、このように構成された出力バッファ
回路の動作について説明する。図３は、同回路の各部の
信号波形の一例を示す図である。入力信号Ｓｉｎと遅延
回路１１，１３でそれぞれ反転遅延された信号Ｓｃ，Ｓ
ｄは、第１のパルス出力回路２ではＡＮＤ、第２のパル
ス出力回路３ではＯＲをとられるため、それぞれＳａ，
Ｓｂに示すように、入力信号Ｓｉｎの立ち上がり及び立
ち下がりで出力されるパルス信号となる。ここで、電源
電圧Ｖｄｄが低いときには、同図（ａ）に示すように、
各パルス出力回路２，３から出力されるパルス信号Ｓ
ａ，Ｓｂのパルス幅ｄは広くなり、電源電圧Ｖｄｄが高
いときには、同図（ｂ）に示すように、各パルス出力回
路２，３から出力されるパルス信号Ｓａ，Ｓｂのパルス
幅ｄ′は狭くなる。そして、第２の出力回路４から出力
される出力信号Ｓｏｕｔの遅延時間Δｔ，Δｔ′は、電
源電圧Ｖｄｄ及びパルス幅ｄ，ｄ′の積に比例したもの
となる。
回路の動作について説明する。図３は、同回路の各部の
信号波形の一例を示す図である。入力信号Ｓｉｎと遅延
回路１１，１３でそれぞれ反転遅延された信号Ｓｃ，Ｓ
ｄは、第１のパルス出力回路２ではＡＮＤ、第２のパル
ス出力回路３ではＯＲをとられるため、それぞれＳａ，
Ｓｂに示すように、入力信号Ｓｉｎの立ち上がり及び立
ち下がりで出力されるパルス信号となる。ここで、電源
電圧Ｖｄｄが低いときには、同図（ａ）に示すように、
各パルス出力回路２，３から出力されるパルス信号Ｓ
ａ，Ｓｂのパルス幅ｄは広くなり、電源電圧Ｖｄｄが高
いときには、同図（ｂ）に示すように、各パルス出力回
路２，３から出力されるパルス信号Ｓａ，Ｓｂのパルス
幅ｄ′は狭くなる。そして、第２の出力回路４から出力
される出力信号Ｓｏｕｔの遅延時間Δｔ，Δｔ′は、電
源電圧Ｖｄｄ及びパルス幅ｄ，ｄ′の積に比例したもの
となる。
【００１６】この実施例によれば、電源電圧Ｖｄｄが低
いときの出力信号Ｓｏｕｔの遅延時間Δｔは、電源電圧
Ｖｄｄ及びパルス幅ｄの積に比例し、電源電圧Ｖｄｄが
高いときの出力信号Ｓｏｕｔの遅延時間Δｔ′は、電源
電圧Ｖｄｄ及びパルス幅ｄ′の積に比例する。このた
め、Δｔ＝Δｔ′を満たすように、パルス出力回路２，
３の遅延時間ｄを設定することにより、図４に示すよう
に、出力信号Ｓｏｕｔの遅延時間Δｔの電源電圧Ｖｄｄ
に対する依存性を小さくすることができる。このとき、
図５（ａ）に示すように、従来、全体のスペックはワー
スト条件である電源電圧Ｖｄｄが低いときの出力遅延時
間によって決まっていたが、出力信号Ｓｏｕｔの立ち上
がりタイミング及び立ち下がりタイミングでのスロープ
を制御し、それを改善することができる。また、このこ
とは、見方を変えると、図５（ｂ）に示すように、電源
電圧Ｖｄｄが高いときの出力波形の変化を緩やかに変化
させることにも相当し、ノイズ低減効果がある。
いときの出力信号Ｓｏｕｔの遅延時間Δｔは、電源電圧
Ｖｄｄ及びパルス幅ｄの積に比例し、電源電圧Ｖｄｄが
高いときの出力信号Ｓｏｕｔの遅延時間Δｔ′は、電源
電圧Ｖｄｄ及びパルス幅ｄ′の積に比例する。このた
め、Δｔ＝Δｔ′を満たすように、パルス出力回路２，
３の遅延時間ｄを設定することにより、図４に示すよう
に、出力信号Ｓｏｕｔの遅延時間Δｔの電源電圧Ｖｄｄ
に対する依存性を小さくすることができる。このとき、
図５（ａ）に示すように、従来、全体のスペックはワー
スト条件である電源電圧Ｖｄｄが低いときの出力遅延時
間によって決まっていたが、出力信号Ｓｏｕｔの立ち上
がりタイミング及び立ち下がりタイミングでのスロープ
を制御し、それを改善することができる。また、このこ
とは、見方を変えると、図５（ｂ）に示すように、電源
電圧Ｖｄｄが高いときの出力波形の変化を緩やかに変化
させることにも相当し、ノイズ低減効果がある。
【００１７】また、この実施例によれば、遅延回路１
１，１３が第１及び第２のパルス出力回路２，３にそれ
ぞれ設けられているので、立ち上がりの遅延時間と立ち
下がりの遅延時間とを別個にコントロール可能である
が、このような別個のコントロールが不要である場合に
は、図６に示すように、遅延回路を１つ省略して、回路
を簡素化することもできる。また、出力信号の立ち上が
り時のノイズマージンが広く、コントロールが不要であ
る場合には、図７に示すように、第２の出力回路４のＰ
チャネルＭＯＳトランジスタを省略し、出力信号の立ち
下がり時のみ前述したコントロールを行うようにしても
よい。
１，１３が第１及び第２のパルス出力回路２，３にそれ
ぞれ設けられているので、立ち上がりの遅延時間と立ち
下がりの遅延時間とを別個にコントロール可能である
が、このような別個のコントロールが不要である場合に
は、図６に示すように、遅延回路を１つ省略して、回路
を簡素化することもできる。また、出力信号の立ち上が
り時のノイズマージンが広く、コントロールが不要であ
る場合には、図７に示すように、第２の出力回路４のＰ
チャネルＭＯＳトランジスタを省略し、出力信号の立ち
下がり時のみ前述したコントロールを行うようにしても
よい。
【００１８】
【発明の効果】以上述べたように、この発明によれば、
入力信号によって駆動される第１の出力回路に出力端が
共通接続されるように第２の出力回路を併設し、この第
２の出力回路を、出力信号の少なくとも立ち下がり時、
好ましくは入力信号の立ち上がり及び立ち下がり時に、
パルス信号により駆動して、第１の出力回路の駆動能力
を補うようにしており、しかも、上記パルス信号のパル
ス幅は電源電圧の低下に対して増大するので、出力レベ
ルの切り替わり時のノイズが少なく、出力遅延の電源電
圧に対する依存度が小さい出力バッファ回路を提供する
ことができる。
入力信号によって駆動される第１の出力回路に出力端が
共通接続されるように第２の出力回路を併設し、この第
２の出力回路を、出力信号の少なくとも立ち下がり時、
好ましくは入力信号の立ち上がり及び立ち下がり時に、
パルス信号により駆動して、第１の出力回路の駆動能力
を補うようにしており、しかも、上記パルス信号のパル
ス幅は電源電圧の低下に対して増大するので、出力レベ
ルの切り替わり時のノイズが少なく、出力遅延の電源電
圧に対する依存度が小さい出力バッファ回路を提供する
ことができる。
【図１】 この発明の一実施例に係る出力バッファの構
成を示す回路図である。
成を示す回路図である。
【図２】 遅延回路における電源電圧と遅延時間との関
係の一例を示す図である。
係の一例を示す図である。
【図３】 出力バッファから出力される出力波形の一例
を示す図である。
を示す図である。
【図４】 出力遅延と電源電圧との関係を説明するため
の図である。
の図である。
【図５】 同実施例における出力バッファと従来の出力
バッファとを比較した一例を示す図である。
バッファとを比較した一例を示す図である。
【図６】 この発明の他の実施例に係る出力バッファの
構成を示す回路図である。
構成を示す回路図である。
【図７】 この発明の更に他の実施例に係る出力バッフ
ァの構成を示す回路図である。
ァの構成を示す回路図である。
【図８】 従来の出力バッファの構成の一例を示す回路
図である。
図である。
【図９】 従来の出力波形の一例を示す図である。
【図１０】 ＣＭＯＳ回路の構成を示す図である。
【図１１】 出力遅延と電源電圧との関係を説明するた
めの図である。
めの図である。
１…第１の出力回路、２…第１のパルス出力回路、３…
第２のパルス出力回路、４…第２の出力回路、１１，１
３…遅延回路、１１1，１１2，１１3，１１N，１３1，
１３2，１３3，１３N…インバータ、１２…ＡＮＤ回
路、１４…ＯＲ回路。
第２のパルス出力回路、４…第２の出力回路、１１，１
３…遅延回路、１１1，１１2，１１3，１１N，１３1，
１３2，１３3，１３N…インバータ、１２…ＡＮＤ回
路、１４…ＯＲ回路。
Claims (2)
- 【請求項１】 入力信号によって駆動され前記入力信号
に対応した出力信号を出力するＣＭＯＳ回路により構成
された第１の出力回路と、 この第１の出力回路と出力端を共通接続してなるＣＭＯ
Ｓ回路により構成された第２の出力回路と、 少なくとも前記出力信号の立ち下がり時に前記第２の出
力回路を駆動するパルス信号を出力すると共に前記パル
ス信号のパルス幅を電源電圧の低下に対して増大するよ
うに制御するパルス出力回路とを備えたことを特徴とす
る出力バッファ回路。 - 【請求項２】 入力信号によって駆動され前記入力信号
に対応した出力信号を出力するＣＭＯＳ回路により構成
された第１の出力回路と、 前記入力信号を電源電圧の低下に対して増大する遅延時
間だけ遅延させた遅延信号と前記入力信号とに基づいて
前記入力信号の立ち上がりタイミングで前記遅延時間に
応じた幅のパルス信号を出力する第１のパルス出力回路
と、 前記遅延信号と前記入力信号とに基づいて前記入力信号
の立ち下がりタイミングで前記遅延時間に応じた幅のパ
ルス信号を出力する第２のパルス出力回路と、 前記第１のパルス出力回路からのパルス信号により駆動
されるＮチャネルＭＯＳトランジスタ並びに前記第２の
パルス出力回路からのパルス信号により駆動されるＰチ
ャネルＭＯＳトランジスタからなるＣＭＯＳ回路を含み
その出力端が前記第１の出力回路の出力端に接続された
第２の出力回路とを備えたことを特徴とする出力バッフ
ァ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8248365A JPH1098363A (ja) | 1996-09-19 | 1996-09-19 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8248365A JPH1098363A (ja) | 1996-09-19 | 1996-09-19 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1098363A true JPH1098363A (ja) | 1998-04-14 |
Family
ID=17177022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8248365A Pending JPH1098363A (ja) | 1996-09-19 | 1996-09-19 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1098363A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007134938A (ja) * | 2005-11-10 | 2007-05-31 | Kawasaki Microelectronics Kk | ノイズ対策回路 |
| JP2008263456A (ja) * | 2007-04-12 | 2008-10-30 | Kawasaki Microelectronics Kk | 出力バッファ回路 |
| WO2024053217A1 (ja) * | 2022-09-08 | 2024-03-14 | ローム株式会社 | 信号送信装置 |
| CN118018000A (zh) * | 2024-04-08 | 2024-05-10 | 瓴科微(上海)集成电路有限责任公司 | 一种防过冲的电平转换电路 |
-
1996
- 1996-09-19 JP JP8248365A patent/JPH1098363A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007134938A (ja) * | 2005-11-10 | 2007-05-31 | Kawasaki Microelectronics Kk | ノイズ対策回路 |
| JP2008263456A (ja) * | 2007-04-12 | 2008-10-30 | Kawasaki Microelectronics Kk | 出力バッファ回路 |
| WO2024053217A1 (ja) * | 2022-09-08 | 2024-03-14 | ローム株式会社 | 信号送信装置 |
| CN118018000A (zh) * | 2024-04-08 | 2024-05-10 | 瓴科微(上海)集成电路有限责任公司 | 一种防过冲的电平转换电路 |
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