JPH0594415A - バスフアイト防止回路 - Google Patents
バスフアイト防止回路Info
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- JPH0594415A JPH0594415A JP28211391A JP28211391A JPH0594415A JP H0594415 A JPH0594415 A JP H0594415A JP 28211391 A JP28211391 A JP 28211391A JP 28211391 A JP28211391 A JP 28211391A JP H0594415 A JPH0594415 A JP H0594415A
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- 230000003111 delayed effect Effects 0.000 claims abstract description 19
- 230000002265 prevention Effects 0.000 claims description 7
- 239000000872 buffer Substances 0.000 abstract description 103
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 230000000593 degrading effect Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 各ドライバの出力制御信号の遅延時間の調整
を可能とし、バス性能を低下させることなく、バスファ
イトを防止する。 【構成】 バッファＧ0 〜バッファＧ8 は各々縦属接続
されている。セレクタＳ1 〜Ｓ3 は夫々バッファＧ0 〜
バッファＧ8の間に設けられており、各々入力されたゲ
ート遅延の異なる２種類の波形のうち一方を外部選択信
号SS1 〜SS3 に応じて選択する。ナンドゲートＧ9 はバ
ッファＧ0 からの外部出力制御信号と、バッファＧ1 〜
Ｇ8 およびセレクタＳ1 〜Ｓ3 で各々遅延時間が異なる
ように遅延された８種類の外部出力制御信号の中の一つ
とのナンドをとってドライバＧ10の出力制御部に出力す
る。 【効果】 外部選択信号でドライバの出力状態が活性状
態となりはじめる時間を調整することができる。
を可能とし、バス性能を低下させることなく、バスファ
イトを防止する。 【構成】 バッファＧ0 〜バッファＧ8 は各々縦属接続
されている。セレクタＳ1 〜Ｓ3 は夫々バッファＧ0 〜
バッファＧ8の間に設けられており、各々入力されたゲ
ート遅延の異なる２種類の波形のうち一方を外部選択信
号SS1 〜SS3 に応じて選択する。ナンドゲートＧ9 はバ
ッファＧ0 からの外部出力制御信号と、バッファＧ1 〜
Ｇ8 およびセレクタＳ1 〜Ｓ3 で各々遅延時間が異なる
ように遅延された８種類の外部出力制御信号の中の一つ
とのナンドをとってドライバＧ10の出力制御部に出力す
る。 【効果】 外部選択信号でドライバの出力状態が活性状
態となりはじめる時間を調整することができる。
Description
【０００１】
【技術分野】本発明はバスファイト防止回路に関し、特
にバスに接続されるバスドライバのバスファイト防止に
関する。
にバスに接続されるバスドライバのバスファイト防止に
関する。
【０００２】
【従来技術】従来、バスファイト防止回路においては、
バスに接続される各ドライバの出力制御信号を分配する
ためのゲート段数や負荷数を等しくすることによって各
ドライバの出力制御信号間のスキューを小さくするか、
あるいは１サイクル毎に空サイクルを挿入している。
バスに接続される各ドライバの出力制御信号を分配する
ためのゲート段数や負荷数を等しくすることによって各
ドライバの出力制御信号間のスキューを小さくするか、
あるいは１サイクル毎に空サイクルを挿入している。
【０００３】このような従来のバスファイト防止回路で
は、各ドライバの出力制御信号間のスキューを小さくす
るためにゲート段数や負荷数を等しくする場合、ゲート
の遅延時間のバラツキによって出力制御信号間のスキュ
ーを０にすることができないという問題がある。また、
１サイクル毎に空サイクルを挿入する場合には、バス性
能が低下してしまうという問題がある。
は、各ドライバの出力制御信号間のスキューを小さくす
るためにゲート段数や負荷数を等しくする場合、ゲート
の遅延時間のバラツキによって出力制御信号間のスキュ
ーを０にすることができないという問題がある。また、
１サイクル毎に空サイクルを挿入する場合には、バス性
能が低下してしまうという問題がある。
【０００４】
【発明の目的】本発明は上記のような従来のものの問題
点を除去すべくなされたもので、各ドライバの出力制御
信号の遅延時間の調整を可能とし、バス性能を低下させ
ることなくバスファイトを防止することができるバスフ
ァイト防止回路の提供を目的とする。
点を除去すべくなされたもので、各ドライバの出力制御
信号の遅延時間の調整を可能とし、バス性能を低下させ
ることなくバスファイトを防止することができるバスフ
ァイト防止回路の提供を目的とする。
【０００５】
【発明の構成】本発明によるバスファイト防止回路は、
バスに接続されたドライバと、各々縦属接続された複数
のゲートと、各々前記複数のゲートの間に設けられ、外
部信号に応じて前段のゲートの出力と前記前段のゲート
よりも少なくとも一つ前のゲートの出力とのうち一方を
選択して後段のゲートに出力する一つ以上の選択手段
と、外部からの制御信号と前記外部からの制御信号が前
記複数のゲートおよび前記選択手段によって遅延された
信号とが同時にアクティブとなったときにアクティブ信
号を出力する論理ゲートとを有し、前記論理ゲートから
のアクティブ信号によって前記ドライバの出力制御を行
うようにしたことを特徴とする。
バスに接続されたドライバと、各々縦属接続された複数
のゲートと、各々前記複数のゲートの間に設けられ、外
部信号に応じて前段のゲートの出力と前記前段のゲート
よりも少なくとも一つ前のゲートの出力とのうち一方を
選択して後段のゲートに出力する一つ以上の選択手段
と、外部からの制御信号と前記外部からの制御信号が前
記複数のゲートおよび前記選択手段によって遅延された
信号とが同時にアクティブとなったときにアクティブ信
号を出力する論理ゲートとを有し、前記論理ゲートから
のアクティブ信号によって前記ドライバの出力制御を行
うようにしたことを特徴とする。
【０００６】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【０００７】図１は本発明の一実施例の構成を示す回路
図である。図において、Ｇ0 〜Ｇ8は１入力１出力のバ
ッファであり、Ｇ9 は２入力のナンドゲートであり、Ｇ
10はバス（図示せず）に接続されるドライバであり、Ｓ
1 〜Ｓ3 は２入力１出力のセレクタである。
図である。図において、Ｇ0 〜Ｇ8は１入力１出力のバ
ッファであり、Ｇ9 は２入力のナンドゲートであり、Ｇ
10はバス（図示せず）に接続されるドライバであり、Ｓ
1 〜Ｓ3 は２入力１出力のセレクタである。
【０００８】バッファＧ0 の入力部にはドライバＧ10の
出力状態を制御するための外部出力制御信号（ＥＮＢ）
が入力され、バッファＧ0 の出力部から出力される波形
はナンドゲートＧ9 の一方の入力部とバッファＧ1 の入
力部とに夫々入力される。
出力状態を制御するための外部出力制御信号（ＥＮＢ）
が入力され、バッファＧ0 の出力部から出力される波形
はナンドゲートＧ9 の一方の入力部とバッファＧ1 の入
力部とに夫々入力される。
【０００９】バッファＧ1 の入力部に入力された波形は
バッファＧ1 のゲート遅延分だけ遅れて、バッファＧ1
の出力部からバッファＧ2の入力部とセレクタＳ1 の一
方の入力部とに夫々入力される。バッファＧ2 の入力部
に入力された波形はバッファＧ2 のゲート遅延分だけ遅
れて、バッファＧ2 の出力部からセレクタＳ1 の他方の
入力部に入力される。
バッファＧ1 のゲート遅延分だけ遅れて、バッファＧ1
の出力部からバッファＧ2の入力部とセレクタＳ1 の一
方の入力部とに夫々入力される。バッファＧ2 の入力部
に入力された波形はバッファＧ2 のゲート遅延分だけ遅
れて、バッファＧ2 の出力部からセレクタＳ1 の他方の
入力部に入力される。
【００１０】セレクタＳ1 の一方の入力部に入力された
バッファＧ1 の出力部からの波形に比べて、セレクタＳ
1 の他方の入力部に入力されたバッファＧ2 の出力部か
らの波形はバッファＧ2 のゲート遅延分だけ遅れてい
る。これらバッファＧ1 およびバッファＧ2 各々の出力
部からの２種類の波形は外部選択信号SS1 に応じてセレ
クタＳ1 で選択される。セレクタＳ1 で選択された波形
はセレクタＳ1 の出力部からバッファＧ3 の入力部とセ
レクタＳ2 の一方の入力部とに夫々入力される。
バッファＧ1 の出力部からの波形に比べて、セレクタＳ
1 の他方の入力部に入力されたバッファＧ2 の出力部か
らの波形はバッファＧ2 のゲート遅延分だけ遅れてい
る。これらバッファＧ1 およびバッファＧ2 各々の出力
部からの２種類の波形は外部選択信号SS1 に応じてセレ
クタＳ1 で選択される。セレクタＳ1 で選択された波形
はセレクタＳ1 の出力部からバッファＧ3 の入力部とセ
レクタＳ2 の一方の入力部とに夫々入力される。
【００１１】バッファＧ3 の入力部に入力された波形は
バッファＧ3 のゲート遅延分だけ遅れて、バッファＧ3
の出力部からバッファＧ4の入力部に入力される。バッ
ファＧ4 の入力部に入力された波形はバッファＧ4 のゲ
ート遅延分だけ遅れて、バッファＧ4 の出力部からセレ
クタＳ2 の他方の入力部に入力される。
バッファＧ3 のゲート遅延分だけ遅れて、バッファＧ3
の出力部からバッファＧ4の入力部に入力される。バッ
ファＧ4 の入力部に入力された波形はバッファＧ4 のゲ
ート遅延分だけ遅れて、バッファＧ4 の出力部からセレ
クタＳ2 の他方の入力部に入力される。
【００１２】セレクタＳ2 の一方の入力部に入力された
セレクタＳ1 の出力部からの波形に比べて、セレクタＳ
1 の他方の入力部に入力されたバッファＧ4 の出力部か
らの波形はバッファＧ3 ，Ｇ4 のゲート遅延分だけ遅れ
ている。これらセレクタＳ1およびバッファＧ4 各々の
出力部からの２種類の波形は外部選択信号SS2 に応じて
セレクタＳ2 で選択される。セレクタＳ2 で選択された
波形はセレクタＳ2 の出力部からバッファＧ5 の入力部
とセレクタＳ3 の一方の入力部とに夫々入力される。
セレクタＳ1 の出力部からの波形に比べて、セレクタＳ
1 の他方の入力部に入力されたバッファＧ4 の出力部か
らの波形はバッファＧ3 ，Ｇ4 のゲート遅延分だけ遅れ
ている。これらセレクタＳ1およびバッファＧ4 各々の
出力部からの２種類の波形は外部選択信号SS2 に応じて
セレクタＳ2 で選択される。セレクタＳ2 で選択された
波形はセレクタＳ2 の出力部からバッファＧ5 の入力部
とセレクタＳ3 の一方の入力部とに夫々入力される。
【００１３】バッファＧ5 の入力部に入力された波形は
バッファＧ5 のゲート遅延分だけ遅れて、バッファＧ5
の出力部からバッファＧ6の入力部に入力される。バッ
ファＧ6 の入力部に入力された波形はバッファＧ6 のゲ
ート遅延分だけ遅れて、バッファＧ6 の出力部からバッ
ファＧ7 の入力部に入力される。バッファＧ7 の入力部
に入力された波形はバッファＧ7 のゲート遅延分だけ遅
れて、バッファＧ7 の出力部からバッファＧ8 の入力部
に入力される。バッファＧ8 の入力部に入力された波形
はバッファＧ8 のゲート遅延分だけ遅れて、バッファＧ
8 の出力部からセレクタＳ3 の他方の入力部に入力され
る。
バッファＧ5 のゲート遅延分だけ遅れて、バッファＧ5
の出力部からバッファＧ6の入力部に入力される。バッ
ファＧ6 の入力部に入力された波形はバッファＧ6 のゲ
ート遅延分だけ遅れて、バッファＧ6 の出力部からバッ
ファＧ7 の入力部に入力される。バッファＧ7 の入力部
に入力された波形はバッファＧ7 のゲート遅延分だけ遅
れて、バッファＧ7 の出力部からバッファＧ8 の入力部
に入力される。バッファＧ8 の入力部に入力された波形
はバッファＧ8 のゲート遅延分だけ遅れて、バッファＧ
8 の出力部からセレクタＳ3 の他方の入力部に入力され
る。
【００１４】セレクタＳ3 の一方の入力部に入力された
セレクタＳ2 の出力部からの波形に比べて、セレクタＳ
3 の他方の入力部に入力されたバッファＧ8 の出力部か
らの波形はバッファＧ5 〜Ｇ8 のゲート遅延分だけ遅れ
ている。これらセレクタＳ2およびバッファＧ8 各々の
出力部からの２種類の波形は外部選択信号SS3 に応じて
セレクタＳ3 で選択される。セレクタＳ3 で選択された
波形はセレクタＳ3 の出力部からナンドゲートＧ9 の他
方の入力部に入力される。
セレクタＳ2 の出力部からの波形に比べて、セレクタＳ
3 の他方の入力部に入力されたバッファＧ8 の出力部か
らの波形はバッファＧ5 〜Ｇ8 のゲート遅延分だけ遅れ
ている。これらセレクタＳ2およびバッファＧ8 各々の
出力部からの２種類の波形は外部選択信号SS3 に応じて
セレクタＳ3 で選択される。セレクタＳ3 で選択された
波形はセレクタＳ3 の出力部からナンドゲートＧ9 の他
方の入力部に入力される。
【００１５】ナンドゲートＧ9 の一方の入力部に入力さ
れたバッファＧ0 の出力部からの波形に比べて、ナンド
ゲートＧ9 の他方の入力部に入力されたセレクタＳ3 の
出力部からの波形はバッファＧ1 〜Ｇ8 のうち少なくと
も一つのゲートのゲート遅延分だけ遅れている。これら
バッファＧ0 およびセレクタＳ3 各々の出力部からの波
形はナンドゲートＧ9 でナンドがとられ、その結果がナ
ンドゲートＧ9 の出力部からドライバＧ10の出力制御部
に入力される。
れたバッファＧ0 の出力部からの波形に比べて、ナンド
ゲートＧ9 の他方の入力部に入力されたセレクタＳ3 の
出力部からの波形はバッファＧ1 〜Ｇ8 のうち少なくと
も一つのゲートのゲート遅延分だけ遅れている。これら
バッファＧ0 およびセレクタＳ3 各々の出力部からの波
形はナンドゲートＧ9 でナンドがとられ、その結果がナ
ンドゲートＧ9 の出力部からドライバＧ10の出力制御部
に入力される。
【００１６】図２〜図５は本発明の一実施例の動作を示
すタイムチャートである。これら図１〜図５を用いて本
発明の一実施例の動作について説明する。ここで、バッ
ファＧ1 〜Ｇ8 各々のゲート遅延がすべて等しいとし、
これらゲート遅延をΔｔG と仮定し、セレクタＳ1 〜Ｓ
3 各々の遅延もすべて等しいとし、それらの遅延をΔｔ
S と仮定する。
すタイムチャートである。これら図１〜図５を用いて本
発明の一実施例の動作について説明する。ここで、バッ
ファＧ1 〜Ｇ8 各々のゲート遅延がすべて等しいとし、
これらゲート遅延をΔｔG と仮定し、セレクタＳ1 〜Ｓ
3 各々の遅延もすべて等しいとし、それらの遅延をΔｔ
S と仮定する。
【００１７】まず、セレクタＳ1 の出力部からバッファ
Ｇ3 の入力部に入力される波形には図２のｂ，ｃに示す
如く２種類ある。図２のｂに示す波形はバッファＧ1 の
出力部からセレクタＳ1 を介して入力される波形であ
る。図２のｃに示す波形はバッファＧ2 の出力部からセ
レクタＳ1 を介して入力される波形である。
Ｇ3 の入力部に入力される波形には図２のｂ，ｃに示す
如く２種類ある。図２のｂに示す波形はバッファＧ1 の
出力部からセレクタＳ1 を介して入力される波形であ
る。図２のｃに示す波形はバッファＧ2 の出力部からセ
レクタＳ1 を介して入力される波形である。
【００１８】これらの波形をバッファＧ0 の出力部から
ナンドゲートＧ9 の一方の入力部に入力される波形（図
２のａ参照）と比較すると、バッファＧ1 およびセレク
タＳ1 を介して入力される波形の遅延は「ΔｔG ＋Δｔ
S 」となる。また、バッファＧ1 ，Ｇ2 およびセレクタ
Ｓ1 を介して入力される波形の遅延は「２ΔｔG ＋Δｔ
S 」となる。
ナンドゲートＧ9 の一方の入力部に入力される波形（図
２のａ参照）と比較すると、バッファＧ1 およびセレク
タＳ1 を介して入力される波形の遅延は「ΔｔG ＋Δｔ
S 」となる。また、バッファＧ1 ，Ｇ2 およびセレクタ
Ｓ1 を介して入力される波形の遅延は「２ΔｔG ＋Δｔ
S 」となる。
【００１９】次に、セレクタＳ2 の出力部からバッファ
Ｇ5 の入力部に入力される波形には図３のｂ〜ｅに示す
如く４種類ある。図３のｂに示す波形はバッファＧ1 と
セレクタＳ1 ，Ｓ2 とを介して入力される波形である。
図３のｃに示す波形はバッファＧ1 ，Ｇ2 とセレクタＳ
1 ，Ｓ2 とを介して入力される波形である。図３のｄに
示す波形はバッファＧ1 ，Ｇ3 ，Ｇ4 とセレクタＳ1 ，
Ｓ2 とを介して入力される波形である。図３のｅに示す
波形はバッファＧ1〜Ｇ4 とセレクタＳ1 ，Ｓ2 とを介
して入力される波形である。
Ｇ5 の入力部に入力される波形には図３のｂ〜ｅに示す
如く４種類ある。図３のｂに示す波形はバッファＧ1 と
セレクタＳ1 ，Ｓ2 とを介して入力される波形である。
図３のｃに示す波形はバッファＧ1 ，Ｇ2 とセレクタＳ
1 ，Ｓ2 とを介して入力される波形である。図３のｄに
示す波形はバッファＧ1 ，Ｇ3 ，Ｇ4 とセレクタＳ1 ，
Ｓ2 とを介して入力される波形である。図３のｅに示す
波形はバッファＧ1〜Ｇ4 とセレクタＳ1 ，Ｓ2 とを介
して入力される波形である。
【００２０】これらの波形をバッファＧ0 の出力部から
ナンドゲートＧ9 の一方の入力部に入力される波形（図
３のａ参照）と比較すると、バッファＧ1 およびセレク
タＳ1 ，Ｓ2 を介して入力される波形の遅延は「ΔｔG
＋２ΔｔS 」となる。また、バッファＧ1 ，Ｇ2 および
セレクタＳ1 ，Ｓ2 を介して入力される波形の遅延は
「２ΔｔG ＋２ΔｔS 」となり、バッファＧ1 ，Ｇ3，
Ｇ4 およびセレクタＳ1，Ｓ2 を介して入力される波形
の遅延は「３ΔｔG ＋２ΔｔS 」となる。さらに、バッ
ファＧ1 〜Ｇ4 およびセレクタＳ1 ，Ｓ2 を介して入力
される波形の遅延は「４ΔｔG ＋２ΔｔS 」となる。
ナンドゲートＧ9 の一方の入力部に入力される波形（図
３のａ参照）と比較すると、バッファＧ1 およびセレク
タＳ1 ，Ｓ2 を介して入力される波形の遅延は「ΔｔG
＋２ΔｔS 」となる。また、バッファＧ1 ，Ｇ2 および
セレクタＳ1 ，Ｓ2 を介して入力される波形の遅延は
「２ΔｔG ＋２ΔｔS 」となり、バッファＧ1 ，Ｇ3，
Ｇ4 およびセレクタＳ1，Ｓ2 を介して入力される波形
の遅延は「３ΔｔG ＋２ΔｔS 」となる。さらに、バッ
ファＧ1 〜Ｇ4 およびセレクタＳ1 ，Ｓ2 を介して入力
される波形の遅延は「４ΔｔG ＋２ΔｔS 」となる。
【００２１】一方、セレクタＳ3 の出力部からナンドゲ
ートＧ9 の他方の入力部に入力される波形には図４のｂ
〜ｉに示す如く８種類ある。図４のｂに示す波形はバッ
ファＧ1 とセレクタＳ1 〜Ｓ3 とを介して入力される波
形である。図４のｃに示す波形はバッファＧ1 ，Ｇ2 と
セレクタＳ1 〜Ｓ3 とを介して入力される波形である。
図４のｄに示す波形はバッファＧ1 ，Ｇ3 ，Ｇ4 とセレ
クタＳ1〜Ｓ3 とを介して入力される波形である。
ートＧ9 の他方の入力部に入力される波形には図４のｂ
〜ｉに示す如く８種類ある。図４のｂに示す波形はバッ
ファＧ1 とセレクタＳ1 〜Ｓ3 とを介して入力される波
形である。図４のｃに示す波形はバッファＧ1 ，Ｇ2 と
セレクタＳ1 〜Ｓ3 とを介して入力される波形である。
図４のｄに示す波形はバッファＧ1 ，Ｇ3 ，Ｇ4 とセレ
クタＳ1〜Ｓ3 とを介して入力される波形である。
【００２２】図４のｅに示す波形はバッファＧ1 〜Ｇ4
とセレクタＳ1 〜Ｓ3 とを介して入力される波形であ
る。図４のｆに示す波形はバッファＧ1 ，Ｇ5 〜Ｇ8 と
セレクタＳ1 〜Ｓ3とを介して入力される波形である。
図４のｇに示す波形はバッファＧ1 ，Ｇ2 ，Ｇ5 〜Ｇ8
とセレクタＳ1 〜Ｓ3 とを介して入力される波形であ
る。図４のｈに示す波形はバッファＧ1 ，Ｇ3 〜Ｇ8 と
セレクタＳ1 〜Ｓ3 とを介して入力される波形である。
図４のｉに示す波形はバッファＧ1 〜Ｇ8 とセレクタＳ
1 〜Ｓ3 とを介して入力される波形である。
とセレクタＳ1 〜Ｓ3 とを介して入力される波形であ
る。図４のｆに示す波形はバッファＧ1 ，Ｇ5 〜Ｇ8 と
セレクタＳ1 〜Ｓ3とを介して入力される波形である。
図４のｇに示す波形はバッファＧ1 ，Ｇ2 ，Ｇ5 〜Ｇ8
とセレクタＳ1 〜Ｓ3 とを介して入力される波形であ
る。図４のｈに示す波形はバッファＧ1 ，Ｇ3 〜Ｇ8 と
セレクタＳ1 〜Ｓ3 とを介して入力される波形である。
図４のｉに示す波形はバッファＧ1 〜Ｇ8 とセレクタＳ
1 〜Ｓ3 とを介して入力される波形である。
【００２３】これらの波形をバッファＧ0 の出力部から
ナンドゲートＧ9 の一方の入力部に入力される波形（図
４のａ参照）と比較すると、バッファＧ1 およびセレク
タＳ1 〜Ｓ3 を介して入力される波形の遅延は「ΔｔG
＋３ΔｔS 」となり、バッファＧ1 ，Ｇ2 およびセレク
タＳ1 〜Ｓ3 を介して入力される波形の遅延は「２Δｔ
G ＋３ΔｔS 」となる。また、バッファＧ1 ，Ｇ3，Ｇ4
およびセレクタＳ1〜Ｓ3 を介して入力される波形の遅
延は「３ΔｔG ＋３ΔｔS 」となり、バッファＧ1 〜Ｇ
4 およびセレクタＳ1 〜Ｓ3 を介して入力される波形の
遅延は「４ΔｔG ＋３ΔｔS 」となる。
ナンドゲートＧ9 の一方の入力部に入力される波形（図
４のａ参照）と比較すると、バッファＧ1 およびセレク
タＳ1 〜Ｓ3 を介して入力される波形の遅延は「ΔｔG
＋３ΔｔS 」となり、バッファＧ1 ，Ｇ2 およびセレク
タＳ1 〜Ｓ3 を介して入力される波形の遅延は「２Δｔ
G ＋３ΔｔS 」となる。また、バッファＧ1 ，Ｇ3，Ｇ4
およびセレクタＳ1〜Ｓ3 を介して入力される波形の遅
延は「３ΔｔG ＋３ΔｔS 」となり、バッファＧ1 〜Ｇ
4 およびセレクタＳ1 〜Ｓ3 を介して入力される波形の
遅延は「４ΔｔG ＋３ΔｔS 」となる。
【００２４】さらに、バッファＧ1 ，Ｇ5 〜Ｇ8 および
セレクタＳ1 〜Ｓ3 を介して入力される波形の遅延は
「５ΔｔG ＋３ΔｔS 」となり、バッファＧ1 ，Ｇ2 ，
Ｇ5 〜Ｇ8 およびセレクタＳ1 〜Ｓ3 を介して入力され
る波形の遅延は「６ΔｔG ＋３ΔｔS 」となり、バッフ
ァＧ1 ，Ｇ3 〜Ｇ8 およびセレクタＳ1 〜Ｓ3 を介して
入力される波形の遅延は「７ΔｔG ＋３ΔｔS 」とな
り、バッファＧ1 〜Ｇ8 およびセレクタＳ1 ，Ｓ2 を介
して入力される波形の遅延は「８ΔｔG ＋３ΔｔS」と
なる。
セレクタＳ1 〜Ｓ3 を介して入力される波形の遅延は
「５ΔｔG ＋３ΔｔS 」となり、バッファＧ1 ，Ｇ2 ，
Ｇ5 〜Ｇ8 およびセレクタＳ1 〜Ｓ3 を介して入力され
る波形の遅延は「６ΔｔG ＋３ΔｔS 」となり、バッフ
ァＧ1 ，Ｇ3 〜Ｇ8 およびセレクタＳ1 〜Ｓ3 を介して
入力される波形の遅延は「７ΔｔG ＋３ΔｔS 」とな
り、バッファＧ1 〜Ｇ8 およびセレクタＳ1 ，Ｓ2 を介
して入力される波形の遅延は「８ΔｔG ＋３ΔｔS」と
なる。
【００２５】したがって、外部選択信号SS1 〜SS3 によ
ってセレクタＳ1 〜Ｓ3 における選択動作を制御するこ
とで、ナンドゲートＧ9 の出力部からは図５のａ〜ｈに
示す如く８種類の出力波形が得られる。
ってセレクタＳ1 〜Ｓ3 における選択動作を制御するこ
とで、ナンドゲートＧ9 の出力部からは図５のａ〜ｈに
示す如く８種類の出力波形が得られる。
【００２６】図５のａに示す波形はバッファＧ0 の出力
部からの波形とバッファＧ1 およびセレクタＳ1 〜Ｓ3
を介して入力される波形とのナンドから得られる出力波
形である。図５のｂに示す波形はバッファＧ0 の出力部
からの波形とバッファＧ1 ，Ｇ2 およびセレクタＳ1 〜
Ｓ3 を介して入力される波形とのナンドから得られる出
力波形である。
部からの波形とバッファＧ1 およびセレクタＳ1 〜Ｓ3
を介して入力される波形とのナンドから得られる出力波
形である。図５のｂに示す波形はバッファＧ0 の出力部
からの波形とバッファＧ1 ，Ｇ2 およびセレクタＳ1 〜
Ｓ3 を介して入力される波形とのナンドから得られる出
力波形である。
【００２７】図５のｃに示す波形はバッファＧ0 の出力
部からの波形とバッファＧ1 ，Ｇ3，Ｇ4 およびセレク
タＳ1 〜Ｓ3 を介して入力される波形とのナンドから得
られる出力波形である。図５のｄに示す波形はバッファ
Ｇ0 の出力部からの波形とバッファＧ1 〜Ｇ4 およびセ
レクタＳ1 〜Ｓ3 を介して入力される波形とのナンドか
ら得られる出力波形である。
部からの波形とバッファＧ1 ，Ｇ3，Ｇ4 およびセレク
タＳ1 〜Ｓ3 を介して入力される波形とのナンドから得
られる出力波形である。図５のｄに示す波形はバッファ
Ｇ0 の出力部からの波形とバッファＧ1 〜Ｇ4 およびセ
レクタＳ1 〜Ｓ3 を介して入力される波形とのナンドか
ら得られる出力波形である。
【００２８】図５のｅに示す波形はバッファＧ0 の出力
部からの波形とバッファＧ1 ，Ｇ5〜Ｇ8 およびセレク
タＳ1 〜Ｓ3 を介して入力される波形とのナンドから得
られる出力波形である。図５のｆに示す波形はバッファ
Ｇ0 の出力部からの波形とバッファＧ1 ，Ｇ2 ，Ｇ5 〜
Ｇ8 およびセレクタＳ1 〜Ｓ3 を介して入力される波形
とのナンドから得られる出力波形である。
部からの波形とバッファＧ1 ，Ｇ5〜Ｇ8 およびセレク
タＳ1 〜Ｓ3 を介して入力される波形とのナンドから得
られる出力波形である。図５のｆに示す波形はバッファ
Ｇ0 の出力部からの波形とバッファＧ1 ，Ｇ2 ，Ｇ5 〜
Ｇ8 およびセレクタＳ1 〜Ｓ3 を介して入力される波形
とのナンドから得られる出力波形である。
【００２９】図５のｇに示す波形はバッファＧ0 の出力
部からの波形とバッファＧ1 ，Ｇ3〜Ｇ8 およびセレク
タＳ1 〜Ｓ3 を介して入力される波形とのナンドから得
られる出力波形である。図５のｈに示す波形はバッファ
Ｇ0 の出力部からの波形とバッファＧ1 〜Ｇ8 およびセ
レクタＳ1 ，Ｓ2 を介して入力される波形とのナンドか
ら得られる出力波形である。
部からの波形とバッファＧ1 ，Ｇ3〜Ｇ8 およびセレク
タＳ1 〜Ｓ3 を介して入力される波形とのナンドから得
られる出力波形である。図５のｈに示す波形はバッファ
Ｇ0 の出力部からの波形とバッファＧ1 〜Ｇ8 およびセ
レクタＳ1 ，Ｓ2 を介して入力される波形とのナンドか
ら得られる出力波形である。
【００３０】これらの出力波形各々を比較すると、図５
のｂ〜ｈに示す出力波形は図５のａに示す出力波形より
も夫々「ΔｔG 」，「２ΔｔG 」，「３ΔｔG 」，「４
ΔｔG 」，「５ΔｔG 」，「６ΔｔG」，「７ΔｔG 」
だけ遅延することになる。
のｂ〜ｈに示す出力波形は図５のａに示す出力波形より
も夫々「ΔｔG 」，「２ΔｔG 」，「３ΔｔG 」，「４
ΔｔG 」，「５ΔｔG 」，「６ΔｔG」，「７ΔｔG 」
だけ遅延することになる。
【００３１】ドライバＧ10においては出力制御部に入力
される信号がハイレベルのときに出力状態が高インピー
ダンス状態となり、出力制御部に入力される信号がロウ
レベルのときに出力状態が活性状態となる。よって、セ
レクタＳ1 〜Ｓ3 の選択動作を外部選択信号SS1 〜SS3
で制御することによって、上記の如くナンドゲートＧ9
の出力部からドライバＧ10の入力部に入力される波形を
遅延させることができる。すなわち、ドライバＧ10の出
力状態が高インピーダンス状態となりはじめる時間を可
変することはできないが、出力状態が活性状態となりは
じめる時間を８段階に可変することができる。
される信号がハイレベルのときに出力状態が高インピー
ダンス状態となり、出力制御部に入力される信号がロウ
レベルのときに出力状態が活性状態となる。よって、セ
レクタＳ1 〜Ｓ3 の選択動作を外部選択信号SS1 〜SS3
で制御することによって、上記の如くナンドゲートＧ9
の出力部からドライバＧ10の入力部に入力される波形を
遅延させることができる。すなわち、ドライバＧ10の出
力状態が高インピーダンス状態となりはじめる時間を可
変することはできないが、出力状態が活性状態となりは
じめる時間を８段階に可変することができる。
【００３２】これによって、バス接続されたドライバＧ
10の出力制御信号間にスキューが生じたとしても、外部
選択信号SS1 〜SS3 でドライバＧ10の出力状態が活性状
態となりはじめる時間を調整することができるので、バ
スファイトを防止することができる。
10の出力制御信号間にスキューが生じたとしても、外部
選択信号SS1 〜SS3 でドライバＧ10の出力状態が活性状
態となりはじめる時間を調整することができるので、バ
スファイトを防止することができる。
【００３３】このように、１入力１出力のバッファＧ0
〜Ｇ8 を各々縦属接続し、これらバッファＧ0 〜Ｇ8 の
間に、外部選択信号SS1 〜SS3 に応じて前段のゲートの
出力と前段のゲートよりも少なくとも一つ前のゲートの
出力とのうち一方を選択して後段のゲートに出力するセ
レクタＳ1 〜Ｓ3 を設け、外部出力制御信号とこの外部
出力制御信号がバッファＧ1 〜Ｇ8 およびセレクタＳ1
〜Ｓ3 によって遅延された信号とのナンドをナンドゲー
トＧ9 でとり、このナンドゲートＧ9 の出力によってド
ライバＧ10の出力制御を行うようにすることによって、
ドライバＧ10の出力制御信号の遅延時間の調整を可能と
することができるので、バス性能を低下させることな
く、バスファイトを防止することができる。
〜Ｇ8 を各々縦属接続し、これらバッファＧ0 〜Ｇ8 の
間に、外部選択信号SS1 〜SS3 に応じて前段のゲートの
出力と前段のゲートよりも少なくとも一つ前のゲートの
出力とのうち一方を選択して後段のゲートに出力するセ
レクタＳ1 〜Ｓ3 を設け、外部出力制御信号とこの外部
出力制御信号がバッファＧ1 〜Ｇ8 およびセレクタＳ1
〜Ｓ3 によって遅延された信号とのナンドをナンドゲー
トＧ9 でとり、このナンドゲートＧ9 の出力によってド
ライバＧ10の出力制御を行うようにすることによって、
ドライバＧ10の出力制御信号の遅延時間の調整を可能と
することができるので、バス性能を低下させることな
く、バスファイトを防止することができる。
【００３４】尚、本発明の一実施例ではドライバＧ10の
出力制御をナンドゲートＧ9 の出力で行うようにした
が、ドライバＧ10の出力制御をアンドゲートの出力を用
いて行ってもよく、これに限定されない。
出力制御をナンドゲートＧ9 の出力で行うようにした
が、ドライバＧ10の出力制御をアンドゲートの出力を用
いて行ってもよく、これに限定されない。
【００３５】
【発明の効果】以上説明したように本発明によれば、各
々縦属接続された複数のゲートの間に、外部信号に応じ
て前段のゲートの出力とその前段のゲートよりも少なく
とも一つ前のゲートの出力とのうち一方を選択して後段
のゲートに出力する選択手段を設け、外部からの制御信
号とこの外部からの制御信号が複数のゲートおよび選択
手段によって遅延された信号とが同時にアクティブとな
ったときに論理ゲートから出力されるアクティブ信号に
よってドライバの出力制御を行うようにすることによっ
て、各ドライバの出力制御信号の遅延時間の調整を可能
とし、バス性能を低下させることなく、バスファイトを
防止することができるという効果がある。
々縦属接続された複数のゲートの間に、外部信号に応じ
て前段のゲートの出力とその前段のゲートよりも少なく
とも一つ前のゲートの出力とのうち一方を選択して後段
のゲートに出力する選択手段を設け、外部からの制御信
号とこの外部からの制御信号が複数のゲートおよび選択
手段によって遅延された信号とが同時にアクティブとな
ったときに論理ゲートから出力されるアクティブ信号に
よってドライバの出力制御を行うようにすることによっ
て、各ドライバの出力制御信号の遅延時間の調整を可能
とし、バス性能を低下させることなく、バスファイトを
防止することができるという効果がある。
【図１】本発明の一実施例の構成を示す回路図である。
【図２】本発明の一実施例の動作を示すタイムチャート
である。
である。
【図３】本発明の一実施例の動作を示すタイムチャート
である。
である。
【図４】本発明の一実施例の動作を示すタイムチャート
である。
である。
【図５】本発明の一実施例の動作を示すタイムチャート
である。
である。
Ｇ0 〜Ｇ8 １入力１出力のバッファ Ｇ9 ２入力のナンドゲート Ｇ10 ドライバ Ｓ1 〜Ｓ3 ２入力１出力のセレクタ
Claims (1)
- 【請求項１】 バスに接続されたドライバと、各々縦属
接続された複数のゲートと、各々前記複数のゲートの間
に設けられ、外部信号に応じて前段のゲートの出力と前
記前段のゲートよりも少なくとも一つ前のゲートの出力
とのうち一方を選択して後段のゲートに出力する一つ以
上の選択手段と、外部からの制御信号と前記外部からの
制御信号が前記複数のゲートおよび前記選択手段によっ
て遅延された信号とが同時にアクティブとなったときに
アクティブ信号を出力する論理ゲートとを有し、前記論
理ゲートからのアクティブ信号によって前記ドライバの
出力制御を行うようにしたことを特徴とするバスファイ
ト防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28211391A JPH0594415A (ja) | 1991-10-02 | 1991-10-02 | バスフアイト防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28211391A JPH0594415A (ja) | 1991-10-02 | 1991-10-02 | バスフアイト防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0594415A true JPH0594415A (ja) | 1993-04-16 |
Family
ID=17648301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28211391A Pending JPH0594415A (ja) | 1991-10-02 | 1991-10-02 | バスフアイト防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0594415A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0823267A (ja) * | 1994-07-11 | 1996-01-23 | Nec Corp | 入出力バッファ |
-
1991
- 1991-10-02 JP JP28211391A patent/JPH0594415A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0823267A (ja) * | 1994-07-11 | 1996-01-23 | Nec Corp | 入出力バッファ |
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