JPH0594699A

JPH0594699A - 半導体記憶装置

Info

Publication number: JPH0594699A
Application number: JP27833491A
Authority: JP
Inventors: Kiyoshi Nakai; 潔中井; Hitoshi Miwa; 仁三輪; Hiroshi Kawamoto; 洋川本; Katsuyuki Sato; 克之佐藤; Kazuyuki Miyazawa; 一幸宮沢
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-09-30
Filing date: 1991-09-30
Publication date: 1993-04-16

Abstract

(57)【要約】【目的】ナンド型セル構造を採るＥＥＰＲＯＭ等の読
み出し動作を安定化しつつ高速化し、そのアクセスタイ
ムを例えば１００ｎｓ台まで高速化する。【構成】ＥＥＰＲＯＭ等のセンスアンプＳＡを、バイ
ポーラ回路又はバイポーラＣＭＯＳ回路からなるＥＣＬ
型又はカスコード型差動増幅回路により構成し、そのメ
モリアレイＭＡＲＹに、通常のメモリセルＱＣの倍数の
ダミーセルＱＤが直列接続されてなりセンスアンプＳＡ
に所定の基準電位を与えるダミービット線ＤＢを設け
る。これにより、センスアンプＳＡの増幅率を著しく高
め、その増幅動作を高速化できるとともに、ダミービッ
ト線ＤＢにより安定した基準電位を発生し、センスアン
プＳＡの動作を安定化することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、いわゆるナンド（ＮＡＮＤ）型セル構造の
ＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａ
ｂｌｅａｎｄＰｒｏｇｒａｍａｂｌｅＲｅａｄＯ
ｎｌｙＭｅｍｏｒｙ）等に利用して特に有効な技術に
関するものである。

【０００２】

【従来の技術】記憶データの読み出しと消去及びプログ
ラムとが可能なメモリセルが所定数ずつ列方向に直列結
合されてなるメモリアレイを基本構成とするナンド型セ
ル構造のＥＥＰＲＯＭがある。ＥＥＰＲＯＭは、指定さ
れたメモリセルから出力される読み出し信号を増幅する
ためのセンスアンプを備える。

【０００３】ナンド型セル構造のＥＥＰＲＯＭについて
は、例えば、１９８９年２月１６日付『アイ・エス・エ
ス・シー・シー（ＩＳＳＣＣ：Ｉｎｔｅｒｎａｔｉｏｎ
ａｌＳｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓＣｏ
ｎｆｅｒｅｎｃｅ）ダイジェストオブテクニカル
ペーパーズ（ＤｉｇｅｓｔＯｆＴｅｃｈｎｉｃａｌ
Ｐａｐｅｒｓ）』の第１３４頁〜第１３５頁ならびに
第３１４頁に記載されている。

【０００４】

【発明が解決しようとする課題】上記に記載される従来
のＥＥＰＲＯＭにおいて、センスアンプは、ＣＭＯＳ
（相補型ＭＯＳ）回路からなるダイナミック型アンプに
より構成され、センスアンプが接続されるビット線に
は、選択されたメモリセルの保持データが論理“１”で
あることを条件に、約２０μＡ（マイクロアンペア）程
度の微小な読み出し電流が得られる。周知のように、Ｃ
ＭＯＳ回路からなるダイナミック型アンプは動作速度が
比較的遅く、これによってＥＥＰＲＯＭのアクセスタイ
ムが約１．６μｓ（マイクロ秒）程度に長くなってしま
う。

【０００５】この発明の目的は、特にナンド型セル構造
を採るＥＥＰＲＯＭ等の読み出し動作を高速化しそのア
クセスタイムを高速化することにある。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ナンド型セル構造を採るＥＥ
ＰＲＯＭ等のセンスアンプを、バイポーラ回路又はバイ
ポーラＣＭＯＳ回路からなるＥＣＬ型又はカスコード型
差動増幅回路を基本として構成し、そのメモリアレイ
に、通常のメモリセルの倍数のダミーセルが直列接続さ
れてなりセンスアンプに所定の基準電位を与えるダミー
ビット線を設ける。

【０００８】

【作用】上記手段によれば、センスアンプの増幅率を著
しく高めその増幅動作を高速化できるとともに、ダミー
ビット線によって安定した基準電位を発生し、センスア
ンプの動作を安定化することができる。その結果、特に
ナンド型セル構造を採るＥＥＰＲＯＭ等の読み出し動作
を安定化しつつ高速化し、そのアクセスタイムを例えば
１００ｎｓ（ナノ秒）台まで高速化できる。

【０００９】

【実施例】図１には、この発明が適用されたＥＥＰＲＯ
Ｍの一実施例のブロック図が示されている。同図をもと
に、まずこの実施例のＥＥＰＲＯＭのブロック構成と動
作の概要ならびにその特徴について説明する。なお、図
１の各ブロックを構成する回路素子は、単結晶シリコン
のような１個の半導体基板上に形成される。また、その
チャンネル（バックゲート）部に矢印が付されるＭＯＳ
ＦＥＴ（金属酸化物半導体型電界効果トランジスタ。こ
の明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効
果トランジスタの総称とする）はＰチャンネル型であっ
て、矢印の付されないＮチャンネルＭＯＳＦＥＴと区別
して示される。

【００１０】図１において、この実施例のＥＥＰＲＯＭ
は、半導体基板面の大半を占めて配置されるメモリアレ
イＭＡＲＹをその基本構成とする。このメモリアレイＭ
ＡＲＹは、同一の列に配置されるｍ個のメモリセルＱＣ
を直列結合すべく垂直方向に配置されるｎ本のビット線
Ｂ１〜Ｂｎと、同一の行に配置されるｎ個のメモリセル
ＱＣのゲートを共通結合すべく水平方向に配置されるｍ
本のワード線Ｗ１〜Ｗｍとを含む。ビット線Ｂ１〜Ｂｎ
に結合されるｎ個のメモリセルＱＣの一端は、Ｙスイッ
チ回路ＹＳの対応するＮチャンネル型の選択ＭＯＳＦＥ
ＴＱ１〜Ｑ３を介して共通データ線ＣＤに結合され、そ
の他端は、Ｎチャンネル型の制御ＭＯＳＦＥＴＱ５〜Ｑ
７を介して回路の接地電位に結合される。Ｙスイッチ回
路ＹＳの選択ＭＯＳＦＥＴＱ１〜Ｑ３のゲートには、Ｙ
アドレスデコーダＹＤから対応するビット線選択信号Ｙ
１〜Ｙｎがそれぞれ供給される。また、メモリアレイＭ
ＡＲＹの制御ＭＯＳＦＥＴＱ５〜Ｑ７には、図示されな
いタイミング発生回路から内部制御信号ＳＧが供給され
る。ここで、内部制御信号ＳＧは、ＥＥＰＲＯＭが消去
モード又は読み出しモードとされるとき回路の接地電位
のようなロウレベルとされ、ＥＥＰＲＯＭがプログラム
モードとされるとき、＋５Ｖのようなハイレベルとされ
る。なお、メモリセルＱＣは、いわゆるＭＮＯＳ（Ｍｅ
ｔａｌＮｉｔｒｉｄｅＯｘｉｄｅＳｅｍｉｃｏｎ
ｄｕｃｔｏｒ）よって構成される。また、共通データ線
ＣＤは、センスアンプＳＡの非反転入力端子に結合され
るとともに、ライトアンプＷＡの出力端子に結合され
る。

【００１１】この実施例において、メモリアレイＭＡＲ
Ｙは、さらに、２ｍ個のダミーセルＱＤが直列結合され
てなるダミービット線ＤＢを備える。ダミービット線Ｄ
Ｂを構成する２ｍ個のダミーセルＱＤの一端は、Ｙスイ
ッチ回路ＹＳのＮチャンネル型の選択ＭＯＳＦＥＴＱ４
を介してダミー共通データ線ＤＤに結合され、その他端
は、Ｎチャンネル型の制御ＭＯＳＦＥＴＱ８を介して回
路の接地電位に結合される。Ｙスイッチ回路ＹＳの選択
ＭＯＳＦＥＴＱ４のゲートには、タイミング発生回路か
ら内部制御信号ＣＥが供給される。ここで、内部制御信
号ＣＥは、ＥＥＰＲＯＭが読み出しモードで選択状態と
されるとき、所定のタイミングでハイレベルとされる。
メモリアレイＭＡＲＹの制御ＭＯＳＦＥＴＱ８のゲート
には、上記内部制御信号ＳＧが供給され、ダミーセルＱ
Ｄのゲートは、２個ずつ共通結合された後、対応するワ
ード線Ｗ１〜Ｗｍに結合される。なお、ダミーセルＱＤ
には、予め論理“１”の記憶データが書き込まれる。ま
た、ダミー共通データ線ＤＤは、センスアンプＳＡの反
転入力端子に結合される。

【００１２】ところで、回路の電源電圧と共通データ線
ＣＤ及びダミー共通データ線ＤＤとの間には、そのゲー
トに内部制御信号ＰＣを受けるＰチャンネル型のプリチ
ャージＭＯＳＦＥＴＱ１１及びＱ１２が設けられる。こ
こで、内部制御信号ＰＣは、通常＋５Ｖ又は＋１７Ｖあ
るいは＋２２ＶのようにプリチャージＭＯＳＦＥＴＱ１
１及びＱ１２がオン状態とならないような所定のハイレ
ベルとされ、ＥＥＰＲＯＭが読み出しモードで選択状態
とされる当初において、回路の接地電位のようなロウレ
ベルとされる。これにより、共通データ線ＣＤ及びダミ
ー共通データ線ＤＤは、ＥＥＰＲＯＭの読み出し動作が
開始される直前において、回路の電源電圧のようなハイ
レベルにプリチャージされる。

【００１３】ワード線Ｗ１〜ＷｍはＸアドレスデコーダ
ＸＤに結合され、所定の条件で選択的に選択レベル又は
非選択レベルとされる。ＸアドレスデコーダＸＤには、
アドレス入力端子ＡＸ１〜ＡＸｉを介してｉビットのＸ
アドレス信号が供給され、タイミング発生回路から図示
されないモード制御信号が供給される。一方、ビット線
選択信号線Ｙ１〜ＹｎはＹアドレスデコーダＹＤに結合
され、所定の条件で選択的に選択レベル又は非選択レベ
ルとされる。ＹアドレスデコーダＹＤには、アドレス入
力端子ＡＹ１〜ＡＹｊを介してｊビットのＹアドレス信
号が供給され、タイミング発生回路から上記モード制御
信号が供給される。

【００１４】ＸアドレスデコーダＸＤは、アドレス入力
端子ＡＸ１〜ＡＸｉを介して供給されるＸアドレス信号
とタイミング発生回路から供給されるモード制御信号と
をもとに、メモリアレイＭＡＲＹのワード線Ｗ１〜Ｗｍ
を所定の組み合わせで所定の選択レベル又は非選択レベ
ルとする。また、ＹアドレスデコーダＹＤは、アドレス
入力端子ＡＹ１〜ＡＹｊを介して供給されるＹアドレス
信号とタイミング発生回路から供給されるモード制御信
号とをもとに、ビット線選択信号Ｙ１〜Ｙｎを所定の組
み合わせで所定の選択レベル又は非選択レベルとする。

【００１５】すなわち、ＥＥＰＲＯＭが消去モードとさ
れるとき、ＸアドレスデコーダＸＤは、すべてのワード
線Ｗ１〜Ｗｍを＋１７Ｖのようなハイレベルとし、Ｙア
ドレスデコーダＹＤは、すべてのビット線選択信号Ｙ１
〜Ｙｎを＋１７Ｖのようなハイレベルとする。このと
き、共通データ線ＣＤはライトアンプＷＡによって回路
の接地電位のようなロウレベルとされ、内部制御信号Ｓ
Ｇは＋５Ｖのようなハイレベルとされる。しかるに、Ｙ
スイッチ回路ＹＳでは選択ＭＯＳＦＥＴＱ１〜Ｑ３が一
斉にオン状態となり、メモリアレイＭＡＲＹでは制御Ｍ
ＯＳＦＥＴＱ５〜Ｑ７が一斉にオン状態となる。その結
果、メモリアレイＭＡＲＹを構成するすべてのメモリセ
ルＱＣは、そのしきい値電圧が約２Ｖとされていわゆる
エンハンスドモードとなり、すべての記憶データの消去
が行われる。

【００１６】次に、消去モードに引き続いてＥＥＰＲＯ
Ｍがプログラムモードとされると、Ｘアドレスデコーダ
ＸＤは、Ｘアドレス信号をデコードして対応するワード
線ならびにこのワード線より老番のワード線を回路の接
地電位のようなロウレベルとし、指定されたワード線よ
り若番のワード線を＋２２Ｖのようなハイレベルとす
る。また、ＹアドレスデコーダＹＤは、Ｙアドレス信号
をデコードして対応するビット線選択信号を択一的に＋
２２Ｖのようなハイレベルとし、その他のビット線選択
信号を回路の接地電位のようなロウレベルとする。この
とき、共通データ線ＣＤにはライトアンプＷＡから、デ
ータ入出力端子ＤＩＯを介して入力される書き込みデー
タが論理“１”であると＋２２Ｖのようなハイレベルが
出力され、論理“０”であると＋１１Ｖのようなロウレ
ベルが出力される。内部制御信号ＳＧは、回路の接地電
位のようなロウレベルとされる。これにより、Ｙスイッ
チ回路ＹＳでは選択ＭＯＳＦＥＴＱ１〜Ｑ３が択一的に
オン状態となり、メモリアレイＭＡＲＹでは制御ＭＯＳ
ＦＥＴＱ５〜Ｑ７がともにオフ状態とされる。その結
果、メモリアレイＭＡＲＹの指定された１個のメモリセ
ルＱＣは、対応する書き込みデータが論理“１”である
と約−３Ｖのしきい値電圧を持つデプレッションモード
とされ、対応する書き込みデータが論理“０”であると
約２Ｖのしきい値電圧を持つエンハンスドモードのまま
とされる。

【００１７】一方、ＥＥＰＲＯＭが読み出しモードとさ
れるとき、ＸアドレスデコーダＸＤは、Ｘアドレス信号
によって指定されるワード線を択一的に回路の接地電位
のようなロウレベルとし、その他のワード線を＋５Ｖの
ようなハイレベルとする。また、ＹアドレスデコーダＹ
Ｄは、Ｙアドレス信号によって指定されるビット線選択
信号を択一的に＋５Ｖのようなハイレベルとし、その他
のビット線選択信号を回路の接地電位のようなロウレベ
ルとする。このとき、内部制御信号ＳＧは、＋５Ｖのよ
うなハイレベルとされる。これにより、Ｙスイッチ回路
ＹＳでは選択ＭＯＳＦＥＴＱ１〜Ｑ３が択一的にオン状
態となり、メモリアレイＭＡＲＹでは制御ＭＯＳＦＥＴ
Ｑ５〜Ｑ７が一斉にオン状態となる。その結果、対応す
るビット線Ｂ１〜Ｂｎには、メモリアレイＭＡＲＹの指
定された１個のメモリセルＱＣの保持データが論理
“１”であるとき、言い換えるならばメモリアレイＭＡ
ＲＹの指定されたメモリセルＱＣが約−３Ｖのしきい値
電圧を持つデプレッションモードとされることを条件
に、約２０μＡ程度の微小な読み出し電流が選択的に得
られ、相当する電圧信号が共通データ線ＣＤに出力され
る。指定されたメモリセルＱＣの保持データが論理
“０”であるとき、言い換えるならば指定されたメモリ
セルＱＣが約２Ｖのしきい値電圧を持つエンハンスドモ
ードとされるとき、対応するビット線Ｂ１〜Ｂｎには読
み出し電流が流されない。

【００１８】前述のように、この実施例のＥＥＰＲＯＭ
のメモリアレイＭＡＲＹには、予め論理“１”の記憶デ
ータが書き込まれた２ｍ個のダミーセルＱＤが設けら
れ、これらのダミーセルＱＤは対応するワード線Ｗ１〜
Ｗｍが択一的にロウレベルとされることで２個ずつ同時
に選択状態とされる。このため、メモリアレイＭＡＲＹ
の選択されたメモリセルＱＣの読み出し動作にあわせ
て、対応する２個のダミーセルＱＤが選択状態とされ、
選択されたダミーセルＱＤの保持データに従った読み出
し電流がダミービット線ＤＢに出力される。この読み出
し電流は、相当する電圧信号となり、Ｙスイッチ回路Ｙ
Ｓの選択ＭＯＳＦＥＴＱ４ならびにダミー共通データ線
ＤＤを介してセンスアンプＳＡの反転入力端子に供給さ
れる。なお、上記ダミービット線ＤＢに出力される読み
出し電流の値は、すべてのダミーセルＱＤの保持データ
が論理“１”とされかつダミーセルＱＤが２個ずつ同時
に選択状態とされることから、選択された通常のメモリ
セルＱＣの保持データが論理“１”である場合のビット
線Ｂ１〜Ｂｎの読み出し電流の２分の１すなわち約１０
μＡ程度となる。しかるに、センスアンプＳＡの反転入
力端子には、選択されたメモリセルＱＣの保持データが
論理“１”及び論理“０”である場合の読み出し信号の
中間レベルとなる安定した基準電位が得られ、これによ
ってＥＥＰＲＯＭの読み出し動作が安定化されるものと
なる。

【００１９】図２には、図１のＥＥＰＲＯＭに含まれる
センスアンプＳＡの第１の実施例の回路図が示されてい
る。同図により、この実施例のセンスアンプＳＡの具体
的な回路構成と動作ならびにその特徴について説明す
る。なお、以下の回路図において、図示されるトランジ
スタ（この明細書では、バイポーラトランジスタを単に
トランジスタと略称する）は、すべてＮＰＮ型トランジ
スタである。

【００２０】図２において、この実施例のセンスアンプ
ＳＡは、一対の差動トランジスタＴ２及びＴ３からなる
差動回路を含む。このうち、トランジスタＴ２のベース
は、トランジスタＴ１及び定電流源Ｓ１からなる入力エ
ミッタフォロア回路を介してセンスアンプＳＡの反転入
力端子すなわちダミー共通データ線ＤＤに結合され、ト
ランジスタＴ３のベースは、トランジスタＴ４及び定電
流源Ｓ３からなる入力エミッタフォロア回路を介してセ
ンスアンプＳＡの非反転入力端子すなわち共通データ線
ＣＤに結合される。差動トランジスタＴ２及びＴ３のコ
レクタは、対応する負荷抵抗Ｒ１及びＲ２を介して回路
の電源電圧に結合され、その共通結合されたエミッタは
定電流源Ｓ２を介して回路の接地電位に結合される。な
お、回路の電源電圧は、＋５Ｖのような正の電源電圧と
される。これにより、差動トランジスタＴ２及びＴ３
は、負荷抵抗Ｒ１及びＲ２ならびに定電流源Ｓ２ととも
に、それぞれのベースに読み出し信号を電圧信号でうけ
るいわゆるＥＣＬ（ＥｍｉｔｔｅｒＣｏｕｐｌｅｄ
Ｌｏｇｉｃ）型差動増幅回路を構成する。このとき、ト
ランジスタＴ２のコレクタはこの差動増幅回路の反転出
力ノードとなり、トランジスタＴ３のコレクタはその非
反転出力ノードとなる。

【００２１】回路の電源電圧と差動トランジスタＴ２及
びＴ３のコレクタとの間には、クランプ用のダイオード
Ｄ１及びＤ２がそれぞれ設けられる。また、トランジス
タＴ２のコレクタすなわち差動増幅回路の反転出力ノー
ドは、定電流源Ｓ４とともに出力エミッタフォロア回路
を構成するトランジスタＴ５のベースに結合され、トラ
ンジスタＴ３のコレクタすなわち差動増幅回路の非反転
出力ノードは、定電流源Ｓ５とともに出力エミッタフォ
ロア回路を構成するトランジスタＴ６のベースに結合さ
れる。トランジスタＴ５及びＴ６のエミッタ電位は、セ
ンスアンプＳＡの反転出力信号ＲＤＢならびに非反転出
力信号ＲＤとして、後段のデータ出力バッファＤＯＢに
供給され、さらに内部制御信号ＯＥがハイレベルとされ
ることを条件に、データ入出力端子ＤＩＯから外部に送
出される。なお、上記定電流源Ｓ１〜Ｓ５は、センスア
ンプＳＡがバイポーラ回路からなるとき、そのベースに
所定の定電圧を受けるバイポーラとそのエミッタ抵抗と
によって構成され、センスアンプＳＡがバイポーラＣＭ
ＯＳ回路からなるとき、そのゲートに所定の定電圧を受
けるＮチャンネルＭＯＳＦＥＴによって構成される。

【００２２】メモリアレイＭＡＲＹの選択されたメモリ
セルＱＣの保持データが論理“１”であるとき、対応す
るビット線Ｂ１〜Ｂｎには約２０μＡ程度の読み出し電
流が得られ、共通データ線ＣＤには相当するロウレベル
の電圧信号が得られる。このとき、ダミービット線ＤＢ
には約１０μＡ程度の読み出し電流が出力され、ダミー
共通データ線ＤＤには相応する中間レベルの電圧信号つ
まり基準電位が得られる。共通データ線ＣＤ及びダミー
共通データ線ＤＤの電位差は、差動トランジスタＴ２及
びＴ３からなる差動増幅回路によって急速に増幅され、
センスアンプＳＡの非反転及び反転出力端子に伝達され
る。その結果、センスアンプＳＡの非反転出力信号ＲＤ
が、回路の電源電圧からトランジスタＴ６のベース・エ
ミッタ電圧分だけ低い所定のハイレベルとされ、その反
転出力信号ＲＤＢが、定電流源Ｓ２から与えられる動作
電流と抵抗Ｒ１の抵抗値ならびにトランジスタＴ５のベ
ース・エミッタ電圧によって決まる所定のロウレベルと
される。

【００２３】一方、メモリアレイＭＡＲＹの選択された
メモリセルＱＣの保持データが論理“０”であると、対
応するビット線Ｂ１〜Ｂｎには読み出し電流が流され
ず、共通データ線ＣＤには相当するハイレベルの電圧信
号が得られる。このとき、ダミービット線ＤＢにはやは
り約１０μＡ程度の読み出し電流が出力され、ダミー共
通データ線ＤＤには相応する中間レベルの基準電位が得
られる。共通データ線ＣＤ及びダミー共通データ線ＤＤ
の電位差は、差動トランジスタＴ２及びＴ３からなる差
動増幅回路によって急速に増幅され、センスアンプＳＡ
の非反転及び反転出力端子に伝達される。その結果、セ
ンスアンプＳＡの非反転出力信号ＲＤが、定電流源Ｓ２
から与えられる動作電流と抵抗Ｒ２の抵抗値ならびにト
ランジスタＴ６のベース・エミッタ電圧によって決まる
所定のロウレベルとされ、その反転出力信号ＲＤＢが、
回路の電源電圧からトランジスタＴ５のベース・エミッ
タ電圧分だけ低い所定のハイレベルとされる。

【００２４】以上のように、この実施例のＥＥＰＲＯＭ
はナンド型セル構造とされ、指定されたメモリセルＱＣ
から対応するビット線Ｂ１〜Ｂｎに出力される読み出し
電流の値は約２０μＡ程度に微小なものとされる。とこ
ろが、この実施例のＥＥＰＲＯＭでは、読み出し信号を
増幅するセンスアンプＳＡが一対の差動トランジスタを
含み比較的大きな増幅率を有するＥＣＬ型差動増幅回路
を基本として構成される。このため、ＥＥＰＲＯＭの読
み出し動作は、センスアンプＳＡにＣＭＯＳダイナミッ
ク型アンプを用いた従来のＥＥＰＲＯＭに比較して著し
く高速化され、そのアクセスタイムは１００ｎｓ台まで
短縮されるものとなる。

【００２５】図３には、図１のＥＥＰＲＯＭに含まれる
センスアンプＳＡの第２の実施例の回路図が示されてい
る。

【００２６】図３において、この実施例のセンスアンプ
ＳＡは、それぞれのエミッタがセンスアンプＳＡの非反
転出力端子つまり共通データ線ＣＤあるいはセンスアン
プＳＡの反転出力端子つまりダミー共通データ線ＤＤに
結合される一対の差動トランジスタＴ７及びＴ８を含
む。トランジスタＴ７及びＴ８のコレクタは、対応する
負荷抵抗Ｒ３及びＲ４を介して回路の電源電圧に結合さ
れ、そのエミッタは、さらに対応する定電流源Ｓ７及び
Ｓ８を介して回路の接地電位に結合される。トランジス
タＴ７及びＴ８のベースには、ダイオードＤ３及びＤ４
ならびに定電流源Ｓ６からなるバイアス回路によって所
定のバイアス電圧が与えられる。これにより、トランジ
スタＴ７及びＴ８は、抵抗Ｒ３及びＲ４ならびに定電流
源Ｓ７及びＳ８とともにカスコード型差動増幅回路を構
成する。このとき、トランジスタＴ７のコレクタはこの
差動増幅回路の反転出力ノードとなり、トランジスタＴ
８のコレクタはその非反転出力ノードとなる。

【００２７】回路の電源電圧と差動トランジスタＴ７及
びＴ８のコレクタとの間には、クランプ用のダイオード
Ｄ５及びＤ６がそれぞれ設けられる。また、トランジス
タＴ７のコレクタすなわち差動増幅回路の反転出力ノー
ドは、定電流源Ｓ９とともに出力エミッタフォロア回路
を構成するトランジスタＴ９のベースに結合され、トラ
ンジスタＴ８のコレクタすなわち差動増幅回路の非反転
出力ノードは、定電流源Ｓ１０とともに出力エミッタフ
ォロア回路を構成するトランジスタＴ１０のベースに結
合される。トランジスタＴ９及びＴ１０のエミッタ電位
は、センスアンプＳＡの反転出力信号ＲＤＢならびに非
反転出力信号ＲＤとして、後段のデータ出力バッファＤ
ＯＢに供給され、さらに内部制御信号ＯＥがハイレベル
とされることを条件に、データ入出力端子ＤＩＯから外
部に送出される。

【００２８】メモリアレイＭＡＲＹの選択されたメモリ
セルＱＣの保持データが論理“１”であるとき、共通デ
ータ線ＣＤつまりトランジスタＴ７のエミッタには、対
応するビット線Ｂ１〜Ｂｎを介して約２０μＡ程度の読
み出し電流が得られる。このとき、ダミー共通データ線
ＤＤつまりトランジスタＴ８のエミッタには、ダミービ
ット線ＤＢを介して約１０μＡ程度の読み出し電流が得
られる。これらの読み出し電流の差は、差動トランジス
タＴ７及びＴ８を中心とするカスコード型差動増幅回路
によって増幅され、トランジスタＴ７及びＴ８のコレク
タにおいて電圧信号となる。その結果、センスアンプＳ
Ａの非反転出力信号ＲＤが所定のハイレベルとされ、そ
の反転出力信号ＲＤＢが所定のロウレベルとされる。

【００２９】一方、メモリアレイＭＡＲＹの選択された
メモリセルＱＣの保持データが論理“０”であると、共
通データ線ＣＤつまりトランジスタＴ７のエミッタに
は、読み出し電流が流されない。このとき、ダミー共通
データ線ＤＤつまりトランジスタＴ８のエミッタには、
やはりダミービット線ＤＢを介して約１０μＡ程度の読
み出し電流が得られる。これらの読み出し電流の差は、
カスコード型差動増幅回路によって増幅され、トランジ
スタＴ７及びＴ８のコレクタにおいて電圧信号となる。
その結果、センスアンプＳＡの非反転出力信号ＲＤが所
定のロウレベルとされ、その反転出力信号ＲＤＢが所定
のハイレベルとされる。

【００３０】このように、この実施例のセンスアンプＳ
Ａは、一対の差動トランジスタを含み比較的大きな増幅
率を有するカスコード型差動増幅回路を基本として構成
されるため、ＥＥＰＲＯＭの読み出し動作は、前記第１
の実施例と同様に、著しく高速化され、相応してそのア
クセスタイムが短縮される。

【００３１】以上の実施例に示されるように、この発明
をナンド型セル構造のＥＥＰＲＯＭに適用することで、
次のような作用効果が得られる。すなわち、（１）ナンド型セル構造を採るＥＥＰＲＯＭ等のセンス
アンプを、バイポーラ回路又はバイポーラＣＭＯＳ回路
からなるＥＣＬ型又はカスコード型差動増幅回路を基本
として構成することで、センスアンプの増幅率を著しく
高め、その読み出し信号の増幅動作を高速化できるとい
う効果が得られる。（２）上記（１）項において、ＥＥＰＲＯＭのメモリア
レイに、通常のメモリセルの倍数のダミーセルが直列接
続されてなりセンスアンプに所定の基準電位を与えるダ
ミービット線を設けることで、センスアンプＳＡに安定
した基準電位を供給し、その増幅動作を安定化できると
いう効果が得られる。（３）上記（１）項及び（２）項により、特にナンド型
セル構造を採るＥＥＰＲＯＭ等の読み出し動作を安定化
しつつ高速化し、そのアクセスタイムを例えば１００ｎ
ｓ台まで高速化できるという効果が得られる。

【００３２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ＥＥＰＲＯＭのメモリアレイＭＡＲ
Ｙを構成するメモリセルＱＣは、直列形態とされた所定
数のメモリセルを単位として組み合わせることができる
し、ＭＮＯＳ以外によって構成されるものであってもよ
い。メモリアレイＭＡＲＹは、同様な複数のメモリマッ
ト又はサブメモリアレイに分割することができる。ＥＥ
ＰＲＯＭは、複数ビットの記憶データを同時に入力又は
出力するいわゆる多ビット構成とされるものであっても
よいし、そのブロック構成やワード線及びビット線選択
信号ならびに各内部制御信号等の論理レベルならびにそ
の絶対値は、この実施例による制約を受けない。さら
に、図２及び図３に示されるセンスアンプＳＡの具体的
な構成やトランジスタ及びＭＯＳＦＥＴの導電型ならび
に電源電圧の極性及び絶対値等、種々の実施形態を採り
うる。

【００３３】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるＥＥ
ＰＲＯＭに適用した場合について説明したが、それに限
定されるものではなく、例えば、マスクＲＯＭ（Ｒｅａ
ｄＯｎｌｙＭｅｍｏｒｙ）やＥＰＲＯＭ（ＵＶＥ
ｒａｓａｂｌｅａｎｄＰｒｏｇｒａｍａｂｌｅＲｅ
ａｄＯｎｌｙＭｅｍｏｒｙ）等にも適用できる。こ
の発明は、少なくともそのメモリセルがＭＯＳＦＥＴを
基本として構成されかつ読み出し信号レベルが比較的小
さな読み出し専用の半導体記憶装置に広く適用できる。

【００３４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ナンド型セル構造を採るＥ
ＥＰＲＯＭ等のセンスアンプを、バイポーラ回路又はバ
イポーラＣＭＯＳ回路からなるＥＣＬ型又はカスコード
型差動増幅回路を基本として構成し、そのメモリアレイ
に、通常のメモリセルの倍数のダミーセルが直列接続さ
れてなりセンスアンプに所定の基準電位を与えるダミー
ビット線を設けることで、センスアンプの増幅率を著し
く高めその増幅動作を高速化できるとともに、ダミービ
ット線により安定した基準電位を発生し、センスアンプ
の動作を安定化できる。その結果、特にナンド型セル構
造を採るＥＥＰＲＯＭ等の読み出し動作を安定化しつつ
高速化し、そのアクセスタイムを例えば１００ｎｓ台ま
で高速化できる。

【図面の簡単な説明】

【図１】この発明が適用されたＥＥＰＲＯＭの一実施例
を示すブロック図である。

【図２】図１のＥＥＰＲＯＭに含まれるセンスアンプの
第１の実施例を示す回路図である。

【図３】図１のＥＥＰＲＯＭに含まれるセンスアンプの
第２の実施例を示す回路図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＹＳ・・・Ｙスイッチ回
路、ＸＤ・・・Ｘアドレスデコーダ、ＹＤ・・・Ｙアド
レスデコーダ、ＷＡ・・・ライトアンプ、ＳＡ・・・セ
ンスアンプ、ＤＩＢ・・・データ入力バッファ、ＤＯＢ
・・・データ出力バッファ。ＱＣ・・・メモリセル、Ｑ
Ｄ・・・ダミーセル、Ｑ１〜Ｑ８・・・ＮチャンネルＭ
ＯＳＦＥＴ、Ｑ１１〜Ｑ１２・・・ＰチャンネルＭＯＳ
ＦＥＴ。Ｔ１〜Ｔ１０・・・ＮＰＮ型バイポーラトラン
ジスタ、Ｄ１〜Ｄ６・・・ダイオード、Ｒ１〜Ｒ４・・
・抵抗、Ｓ１〜Ｓ１０・・・定電流源。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/792 8225−4ＭＨ０１Ｌ 29/78 ３７１ (72)発明者佐藤克之東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者宮沢一幸東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】読み出しのみあるいは読み出しとプログ
ラム又は消去及びプログラムとが可能なメモリセルが格
子状に配置されてなるメモリアレイと、バイポーラ回路
又はバイポーラＣＭＯＳ回路からなるセンスアンプとを
具備することを特徴とする半導体記憶装置。
【請求項２】上記センスアンプは、一対の差動トラン
ジスタを含みかつ読み出し信号を上記差動トランジスタ
のベースに電圧信号として受けるＥＣＬ型センスアンプ
であることを特徴とする請求項１の半導体記憶装置。
【請求項３】上記センスアンプは、一対の差動トラン
ジスタを含みかつ読み出し信号を上記差動トランジスタ
のエミッタに電流信号として受けるカスコード型センス
アンプであることを特徴とする請求項１の半導体記憶装
置。
【請求項４】上記半導体記憶装置は、ナンド型セル構
造のＥＥＰＲＯＭであることを特徴とする請求項１，請
求項２又は請求項３の半導体記憶装置。
【請求項５】上記ＥＥＰＲＯＭは、通常のメモリセル
の倍数のダミーセルが直列接続されてなり上記センスア
ンプに所定の基準電位を与えるダミービット線を含むも
のであることを特徴とする請求項４の半導体記憶装置。